LDPC码全并行译码器的设计与实现

本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法。采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器。基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试。该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率。

基于RADIX-4的Turbo码全并行译码算法

针对Turbo码全并行译码算法译码迭代次数多、硬件消耗大的问题,提出了一种基于RADIX-4的改进译码算法。将译码算法中状态转移图的相邻两步状态合并为一步计算,译码时以"比特对"的形式操作进行迭代。在保留译码最大并行度同时,译码计算单元使用量减少一半,显著降低了Turbo码全并行译码算法的运算复杂度和存储开销。仿真结果表明,在相同迭代次数条件下,该方法的译码性能较全并行译码算法平均提高约0.5 d B。

一种改进的Turbo码全并行译码算法迭代停止准则

针对Turbo码全并行译码算法译码迭代次数多的问题,仿真对比了多种Turbo码传统迭代停止准则,提出了一种改进的迭代停止准则。对SBAE准则进行优化,在原有基础上利用状态度量值的变化进行同时判决,并区分高、低信噪比条件与SDR准则相结合。仿真结果表明,在译码性能基本不变情况下,使用所提准则的全并行译码算法译码迭代次数显著减少。

ARP交织器在Turbo码全并行译码算法中的应用研究

Turbo码全并行译码(FPTD)算法大幅度提高了Turbo码的译码吞吐量,但是其性能依然受限于码率和二次项置换多项式(QPP)交织器的使用。针对这一问题,将近似正则置换(ARP)交织器应用到Turbo码FPTD算法中,利用ARP交织器随码率变化的灵活性,进一步改善算法的性能。仿真结果表明,使用ARP交织器的FPTD算法能够适应更灵活的码率,获得了性能的提高。