一种采用比例积分和自适应复合控制的全数字锁相环

针对传统全数字锁相环存在着锁定速度慢、锁相精度不高和锁频范围较窄等问题,提出一种采用比例积分与自适应复合控制方式的全数字锁相环,通过“粗调”和“精调”来提高锁定速度以及锁相精度。在QuartusII软件环境下,使用VHDL语言编程,采用自顶向下的模块化设计思路对整个全数字锁相环系统进行电路设计,进行综合编译、仿真和分析,并将程序代码下载到FPGA中进行硬件测试。系统仿真与实验结果表明该锁相环可随输入信号频率的变化实时调节环路的控制参数和自由振荡频率,且具有锁相速度快、功耗低、电路结构简单和易于集成的特点。

一种面向SDH应用的低抖动全数字锁相环

为使同步数字体系(Synchronous Digital Hierarchy,SDH)设备获得高质量的时钟信号源,提出了一种使用8 kHz输入时钟信号综合出低抖动9.72 MHz输出时钟信号的全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)。该ADPLL使用了一种新型的滤波式鉴相器,通过特定的算法实现了对极低占空比周期信号的相位检测和比较,并结合数控振荡器对输出时钟信号进行调整,使得9.72 MHz输出时钟信号具备低抖动特性。该设计在Xilinx的Pynq-Z2上进行了验证,测试结果表明,ADPLL锁定范围为7.99836 kHz~8.00164 kHz,相应的输出时钟信号范围为9.7180074 MHz~9.7219926 MHz,9.72 MHz输出时钟信号峰峰值抖动仅为1.6 ns@9.72 MHz,约为0.016UI,远低于ITU-T G.813规范的要求(0.5UI)。

基于全数字锁相环优化的快速跳频技术研究

针对全数字锁相环(ADPLL)在跳频时间、信号质量、频率步进等方面的不足,对ADPLL的环路结构和数字锁频算法进行了优化,设计了一种新型全数字锁相环结构。该结构采用快速频率电压转换器(FVC)替代ADPLL中的数字鉴频鉴相器和数字滤波器。FVC通过将参考频率进行倍频,再对反馈频率进行计数,直接计算出输出频率值,进而确定输出频率与目标输出频率的误差,通过建立频率误差与调整电压的函数关系,控制输出频率的快速锁定,实现了小步进、高质量的快速合成频率输出。最后,通过仿真和实测验证了新型全数字锁相环结构的可行性。实测结果表明,该技术合成的频率近端杂散为-87 dBc,频率步进最小可以达到191 Hz,跳频时间最小为3.9μs。

一种新型的全数字锁相环

该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中,一种数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似,该文推导出该锁相环系统的数学模型,并进一步对该系统的局部动态特性进行了讨论。理论分析表明这种新型的全数字锁相环具有很宽的锁相范围,并且在不同被锁频点的局部范围内都具有相同的稳定形式,锁相跟踪达到稳定的时间与被锁信号的周期成正比。由于充分利用了鉴相脉冲宽度所包含的相位误差信息,同时又引入了积分控制,使锁相环的跟踪响应速度得到提高。仿真实验进一步验证了理论分析的结论。该文锁相环采用数字电路方式实现,其性能可以通过比例和积分控制参数进行调节,因而简化了设计过程,便于应用在电机调速系统、有源滤波器和静止无功补偿器等领域。

新型全数字锁相环的逻辑电路设计

设计出一种新型全数字锁相环(enhancedphase-lockloop,EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与交流基波成分的同步,其锁相速度快,精度高。同时,为兼顾锁相速度和稳定性的设计要求,提出调节EPLL动态参数的新方法,获得具有优化结构的全数字锁相逻辑电路。锁相跟踪实验验证了该锁相环技术的性能,证实了其在提取和分析谐波方面的有效性。

基于FPGA实现的可变模全数字锁相环

提出了一种可变模全数字锁相环。与传统的全数字锁相环相比,该锁相环采用可变模分频器,使得中心频率可变,锁相范围增大;通过前馈回路进行鉴频调频,提高了锁相速度;同时其环路滤波器采用比例积分结构,使得锁相输出无静差,输出抖动减小。本文对提出的全数字锁相环建立了小信号模型,从理论上分析了该锁相环的性能以及控制参数对锁相环性能的影响,通过基于QuartusⅡ的软件仿真和基于FPGA的硬件实验对该全数字锁相环的性能进行了验证。结果表明,该全数字锁相环锁相范围大、速度快、精度高,可用于有快速同步需求的应用场合,如电网频率监测和并网变频器控制。

基于新型全数字锁相环的同步倍频技术

为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。

基于Hilbert移相滤波的全数字锁相环

提出了一种基于Hilbert移相滤波实现的全数字锁相环,用于实现低频交流信号频率和相位的数字化测量。先将被测信号经过模数变换后输入到一对全数字的Hilbert移相滤波器,得到幅值相等相位相差90的两个信号,计算出输入信号相位角,再将输入信号相位角输入到一个基于锁相环结构设计的全数字处理系统,测算出信号的频率和相位。该测量方法充分利用了信号波形本身所包含的相位信息,提高了低频交流信号相位鉴别的准确度及锁相跟踪的速度,减少了测量过程达到稳定所需的时间。该算法可通过数字信号处理器(DSP)等微处理软件方便地实现。适用于测量电力系统工频电压信号的频率和相位,所获得的数据既可用于电力系统的监测,也可为需要同步工作的电力电子设备提供相位基准。

自采样比例积分控制全数字锁相环的性能分析和实现

提出了一种基于自采样比例积分(PI)控制的全数字锁相环(ADPLL),并对该锁相环进行了详细的理论分析和仿真验证,最后用现场可编程逻辑器件(FPGA)予以实现。由于采用了自采样比例积分控制策略,使该锁相环在不同的锁频点具有几乎相同形式的传递函数,有利于理论分析和环路设计。理论分析、仿真验证和试验结果都表明该全数字锁相环具有环路参数设计简单、跟踪范围广、跟踪速度快、系统稳定性好、控制灵活等优点。该设计方案可以作为一个子系统或功能模块用来构成片上系统(SoC),用以提高控制系统的可靠性、简化系统的硬件结构。

一种高性能的全数字锁相环设计方案

针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

基于全数字锁相环的电网频率跟踪技术

介绍了一种基于全数字锁相环(All Digtal Phase Locked Loop,简称ADPLL)电路实现电网频率跟踪的技术。分析比较了电网频率跟踪技术中软、硬件同步的优缺点,并将FPGA技术运用到电网同步跟踪技术中,解决了软、硬同步方法的不足。阐述了该技术的实现原理和各个模块的设计。ADPLL电路采用VHDL语言和现场可编程门阵列(Filed Programmable Gata Array,简称FPGA)设计实现,并采用QUARTUSⅡ软件进行仿真研究。仿真和实验结果表明,该方法能够很好地跟踪电网频率,实时性好,精度高。

基于FPGA的全数字锁相环的复频域分析与实现

模拟锁相环在高频场合存在稳定性差和抗干扰能力弱的问题,导致其应用受到限制,而全数字锁相环不存在这些问题,因此设计一种全数字锁相环用于高频场合是必要的。通过分析触发器型全数字锁相环的工作原理,建立了复频域数学模型,并以此分析了锁相环的全局稳定性和动态响应,提出了模型中各参数的约束条件。采用Xilinx ISim仿真和FPGA硬件实现的方法设计了一种全数字锁相环,结果表明该锁相环具有锁相范围宽、动态响应快和稳态误差小的特点,具有一定的应用价值。

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法,具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理,对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统,并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。

基于Lyapunov函数的全数字锁相环的优化设计

对三相输入电压畸变条件下的矢量型数字锁相环工作原理及其非线性动态模型进行了研究,给出了一种基于Lyapunov函数的具有高稳定性和相位跟踪能力的三相数字PLL的设计方法。对环路滤波控制器和具有自动复位功能的压控振荡器分别进行离散化,解决了数字化过程中处理器有限字长的问题。对三相输入相不平衡、谐波、偏移等畸变条件下的PLL误差进行了计算和分析,采用PI控制器取代传统的环路滤波器,提高了三相数字锁相环抑制畸变的能力和跟踪响应的速度。采用DSP实现三相数字锁相环技术,并用于6kW逆变器功率因数的控制中,仿真和实验均验证了理论分析的正确性。

一种新型快速全数字锁相环的研究

提出了一种具有自动变模控制的快速全数字锁相环。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾。具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。该文介绍了该锁相环的原理和实现,并对其性能进行了分析和计算机仿真。

Matlab环境下的全数字锁相环仿真模型

由于锁相环工作频率高,用SPICE对锁相环进行仿真,数据量大,仿真时间长。而在设计初期,往往并不需要很精确的结果。因此,为了提高锁相环设计效率,有必要为其建立一个高效的仿真模型。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab语言构建了一种新的适用于全数字锁相环的仿真模型;对全数字锁相环版图进行了SPICE仿真,与该模型的仿真结果相验证。

一种结合高精度TDC的快速全数字锁相环

针对传统全数字锁相环锁相周期长、时间数字转换电路量化误差较大等问题,提出了一种在高分辨率时间数字转换器的基础上能够快速锁相的全数字锁相环.本设计提出的相调模块将量化的相位差还原成时间序列,并在状态机的控制下加入到重构信号中,从而能够在检测到相位差之后的最多两个输入参考时钟周期内使相位一次性对齐,锁相时间控制在0.72μs之内;设计的上升沿检测电路能够在重构与参考信号同频时,准确地检测两者上升沿是否同时到来并给出相应的使能信号,从而在锁相时关闭时间数字转换电路,大大降低了电路的功耗;优化了多时钟多相位的时间数字转换器粗量化的计算方法,提高了粗量化速度,增大了计数器位宽,扩大了测量范围,并且量化误差控制在0.25ns之内.最后完成了整体设计的RTL级建模及仿真,结果证明,该全数字锁相环具有锁相速度快、量化精度高、稳定性好、功耗低、输出频率便于调整等特点.

基于FPGA的全数字锁相环路的设计

介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。

一种基于VHDL语言的全数字锁相环的实现

介绍一种基于VHDL语言的全数字锁相环实现方法,并用这种方法在FPGA中实现了全数字锁相环,作为信号解调的位同步模块。