基于FPGA的全数字锁相环路的设计

介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。

一种参数可动态智能设置的全数字锁相环路

在采用FPGA可编程技术实现的全数字锁相环路芯片中,通过使用VHDL硬件描述语言增加锁相环状态检测功能模块,能实现对锁相环工作状态(失锁或锁定)的检测。在片外设置一CPU对锁相环状态检测模块输出的状态信号进行检测,同时依据检测结果对不同状态下环路滤波器中可逆计数器模值进行动态智能设置,能实现锁相环路在失锁时快速进入锁定状态,在锁定时消除相位抖动和提高对噪声的抑制能力,从而达到改善输出频率质量的目的。

基于FPGA的数字Costas锁相环路的设计

介绍了应用EDA技术设计嵌入式全数字Costas锁相环路的方法.建立了连续域环路线性模型,给出环路方程,并利用连续域和离散的变换关系,即L aplace变换和Z变换的关系,由连续域环路的线性相位模型推导出了离散域环路的线性相位模型,由此来讨论二阶Costas环路在离散域实现方法,讨论了离散域中环路滤波器的传递函数及实现,讨论了DCO的离散设计方法及实现,并采用从逻辑电路的顶层到底层以及模块化的设计思想,用VHDL 编程语言,通过逻辑综合和仿真,可编程逻辑器件FPGA予以实现.

基于FPGA的全数字锁相环设计研究

介绍了一种基于FPGA(现场可编程门阵列)的全数字锁相环设计方法与性能研究,详细叙述了基于FPGA的全数字锁相环系统的硬件设计构成和软件构建思路,并运用VHDL硬件描述语言实现了全数字锁相环系统,给出了电路系统的仿真结果.通过仿真结果对锁相环系统进行了简要的性能分析.

一种基于FPGA的全数字锁相环设计

给出了使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真工具QuartusⅡ8.0来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明:该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。

全数字锁相环的设计

本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行了讨论。

一种基于DPLL的突发QPSK快速同步方案

提出了一种新的适用于突发摸式的QPSK全数字快速同步方案,该方案采用DPLL结构实现。重点介绍了载波恢复和位时钟恢复环路的原理和算法,并进行了仿真。仿真结果证实了算法的可行性,同前馈估计的方案相比,由于算法简单,因而更易于硬件实现。

基于Verilog的“加”、“扣”脉冲式数控振荡器设计

"加"、"扣"脉冲式数控振荡器(DCO),主要应用于超前滞后型全数字锁相环。本文用Verilog的有限状态机设计"加"、"扣"脉冲式数控振荡器。根据输入信号的相位比本地估算信号相位超前或滞后的信息对本地信号进行"扣"或"加"脉冲,实现本地信号对输入信号的相位锁定。

窄宽带数模混合情况下调制方式识别

为解决复合调制的窄带调幅-调频(AM-FM)、多音-调频(MTONE-FM)模拟信号和宽带(BPSK,QPSK)数字信号混合集合调制方式识别问题,提出基于全数字锁相环提取信号调制信息的识别方法。对窄带、宽带混合信号采用不同采样时钟的载波跟踪环路,利用载波跟踪频率结合解调信息对接收到的信号进行调制方式识别。和目前广泛使用的基于瞬时频率谱实时识别方法相比,具有更好的识别性能,并通过实验验证了算法的有效性。

应用于磁力仪的锁相技术进展

文章主要阐述了应用于磁力仪的锁相技术的发展趋势,着重分析了磁力仪的模拟锁相电路和全数字锁相电路,包括工作原理、元器件的选择及各自的优缺点,对实际工程有很好的总结借鉴作用。