基于反正切鉴相的全数字COSTAS环设计与仿真

给出了基于反正切鉴相算法的全数字COSTAS环各部件参数计算方法,反正切鉴相算法采用查表计算法以减少环路计算带宽。环路控制器参数的计算取值直接影响环路性能,而环路参数的计算则依赖环路固有频率和环路增益,给出了反正切鉴相方法中环路增益的计算方法,仿真结果表明了方法的正确性。

基于FPGA的全数字Costas环的设计与实现

对基于现场可编程门阵列(FPGA)的全数字Costas环的设计方法进行了研究.首先,基于锁相环的模型,研究了数字Costas环的结构和性能,详尽的分析了数字Costas环的原理.然后,对数字Costas环的所有参数公式进行了准确细致的推导,对某些重要参数公式进行了修正,以提高所设计的数字Costas环的性能.最后,采用Ver-ilog HDL硬件描述语言,在Xilinx FPGA上开发了数字Costas环的各个模块,并综合成一个完整的Costas环.结合一个实际案例给出了实现后的数字Costas环的寄存器传输逻辑(RTL)原理图和仿真结果.仿真数据证明按照该设计方法和修正后的参数公式可以设计出实用的、性能十分优良的全数字Costas环.

锁相环与锁频环在数字Costas环中的应用

基于锁相环和锁频环的模型,研究了由两者构成的数字Costas环结构和性能。首先介绍了传统的数字Costas环模型,接着给出了鉴相器、二阶环路滤波器和三阶环路滤波器的结构,在此基础上分析了基于锁频环的数字Costas模型,实现了扩大Costas环的跟踪范围和提高跟踪精度的目的,最后给出了仿真结果,分析了两种环路单独和相结合后的应用和特点。

基于FPGA的数字Costas锁相环路的设计

介绍了应用EDA技术设计嵌入式全数字Costas锁相环路的方法.建立了连续域环路线性模型,给出环路方程,并利用连续域和离散的变换关系,即L aplace变换和Z变换的关系,由连续域环路的线性相位模型推导出了离散域环路的线性相位模型,由此来讨论二阶Costas环路在离散域实现方法,讨论了离散域中环路滤波器的传递函数及实现,讨论了DCO的离散设计方法及实现,并采用从逻辑电路的顶层到底层以及模块化的设计思想,用VHDL 编程语言,通过逻辑综合和仿真,可编程逻辑器件FPGA予以实现.

数字Costas环的设计与实现

针对扩频系统的载波同步,研究了数字Costas环的设计和实现方法。介绍了数字Costas环的结构、实现载波同步的基本方法。以二阶环为例,分析了数字锁相环的环路滤波器的参数设计方法,为数字Costas环的设计提供了参考。提出了在高速信号处理板(以FPGA和DSP为基础)中数字Costas环的实现方案,经工程验证,能够实现载波同步,解调出所需信号。

在FPGA中用costas环实现载波同步和数字下变频

研究了数字costas环的基本原理及其实现技术。数字costas环能够很好的实现数字载波同步和数宇下变频。首先从理论上对数字costas环进行了分析,然后介绍了在Xilinx的FPGA芯片 XC2V500完成的硬件实现,它有效的完成中频70M,码流10Mbps的QPSK信号的载波同步和数宇下变频。

在FPGA中用costas环实现载波同步和数字下变频

研究了数字costas环的基本原理及其实现技术。数字costas环能够很好的实现数字载波同步和数字下变频。本文首先从理论上对数字costas环进行了分析,然后介绍了在Xilinx的FPGA芯片XC2V500完成的硬件实现,它有效的完成中频70MHz,码流10Mbit/s的QPSK信号的载波同步和数字下变频。

直接序列扩频系统中数字Costas环的设计与实现

主要针对直接序列扩频系统(DSSSS)的载波同步,研究了数字Costas环的设计和实现方法。介绍了数字Costas环的结构和其提取载波频率和相位、实现载波同步的基本原理。以典型的二阶连续系统的离散数字化方法为基础,分析了线性数字锁相环(DPLL)的参数设计方法,为非线性的数字Costas环的设计提供了参考。提出了一种在高速数字信号处理器(DSP)中数字Costas环的软件实现方案;经过试验验证,能够实现载波同步,并且应用更加简单、灵活,性能更加稳定。

一种适合高速数字通信的并行Costas环结构

将Costas环与多相滤波相结合,提出一种并行结构,可以使环路滤波器以较低的工作速率获得较高的等效处理速率,对高速数字通信的载波同步有一定的借鉴意义。

一种改进数字COSTAS环在载波同步中的研究

COSTAS环在数字通信系统中有着十分重要的地位,是通信系统中载波同步的核心技术之一。文中首先对经典的COSTAS环进行了介绍,针对经典COSTAS环所存在的问题,对经典COSTAS环的鉴相器和环路滤波器做了改进,并利用FPGA平台实现设计。FPGA硬件仿真和MATLAB软件仿真的结果表明,改进后的数字COSTAS环对于经典结构具有较快的频偏捕获性能以及更高的频偏跟踪精度,从而提高了COSTAS环的载波同步性能。

基于Costas环的通用数字信号载波恢复及FPGA实现

BPSK、QPSK、OQPSK、8PSK和16QAM在数字通信中应用广泛。针对非合作接收机解调数字通信信号的需求,研究了基于Costas环的通用数字信号载波恢复技术。仅需通过调整环路滤波参数和改变Costas环中鉴相器的鉴相方式,即可实现BPSK、QPSK、OQPSK、8PSK和16QAM等数字信号的载波恢复。对算法进行了仿真验证,并在FPGA上完成了硬件实现。

数字Costas环的改进的分析与研究

本文介绍了数字Costas环原理,并对环路参数进行了详细的分析,设计了带有锁定/假锁检测机制的数字Costas环,为提高跟踪性能,并提出了环路变增益变带宽策略,进一步提高环路抑制噪声的能力。

全数字延时锁定环的研究进展

全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁三个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望.

扩频导航接收机全数字伪码跟踪环性能研究

针对无线电导航系统中全数字伪码跟踪环路进行了研究,分析了直接扩频序列的自相关特性,给出了伪码鉴相特性曲线,建立了伪码跟踪环路模型,运用不动点理论对鉴相特性曲线中的非线性区域跟踪性能展开了研究,得到了二阶全数字超前-滞后环的环路特性,给出了跟踪环路稳定的参数设计条件和环路最佳收敛时的参数要求,并对不同参数下的伪码跟踪环路性能进行了仿真。仿真结果表明:只有当伪码相位初始误差在收敛域时,跟踪环路才能最终稳定于零,而收敛域的大小则随着环路增益的增大而增大。

基于内插的全数字二元鉴相相干延迟锁定环

提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户于扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析。

全数字化交流伺服系统中电流环的设计考虑

本文对全数字化交流伺服系统电流环包含的所有环节进行了模型分析，提出了设计电流环时，针对电流的高性能设计要求，需要考虑的电流环带宽、伺服电机时间常数、电流环采周期、控制器参数以及它们彼此之间约束关系等各类问题。

一种基于Costas环的BPSK解调设计

设计了一种基于软件无线电思想的中频数字化接收机系统,该系统由数据采集模块、数字下变频(DDC)模块和数字解调模块构成。文中重点研究了基于Costas环的BPSK相干解调,并介绍了载波同步及BPSK解调的工作流程图,最后通过Simulink对BPSK解调原理进行了仿真验证。

一种适用于三维芯片间时钟同步的全数字延时锁定环设计

本文提出了一种适用于三维集成电路芯片间时钟同步的全数字延时锁定环设计.在给定的三维集成电路中,该全数字延时锁定环采用可变逐次逼近寄存器控制器设计来缩短锁定时间,以消除谐波锁定问题并拓宽工作频率范围,实现硅过孔引起的延时偏差可容忍和垂直堆叠芯片间时钟信号同步.整个设计采用TSMC 65nm CMOS低功耗工艺实现.仿真结果显示在工艺角最坏情况下最高工作频率是833MHz(SS,125℃,1.08V),在工艺角最好情况下最低工作频率是167MHz(FF,-40℃,1.32V),整个工作频率范围内最长锁定时间固定为103个输入时钟周期,在典型工艺角下功耗为0.8mW@833 MHz(TT,25℃,1.2V).版图有效核心面积为0.018mm2.

基于延迟锁相环和锁频环结构的全数字同步倍频器

针对现有基于PLLs/DLLs的全数字化同步倍频器结构存在的不足,提出了一种基于双环结构的全数字同步倍频器。它由延迟锁相环和锁频环共享一个共同的参考时钟信号(F_(REF))构成,不需要任何模拟组件,采用Verilog-HDL语言设计,在Altera DE2-70开发板上实现合成;实验结果表明,所提出的结构相比于现有的结构,能够获得更高频率的输出时钟信号,提供更好的频率分辨率、更好的抖动性能和高倍乘因子。

DDR SDRAM控制器中全数字延时锁定环的设计实现

介绍了一款可应用于DDR SDRAM控制器的基于标准单元的全数字延时锁定环(DLL)。该DLL可集成性和工艺兼容性好,可以减少DLL的设计时间和设计复杂度,非常适合系统级芯片使用。该设计采用0.18um CMOS数字工艺实现最终版图,工作频率范围达到200MHz至400MHz,无谐波锁定出错,且闭环特性可以跟踪工艺、电压、温度(PVT)变化。仿真结果表明该设计能够产生DDR SDRAM控制器规范所要求的一段固定延时(tSD)来保证DDR SDRAM控制器正确捕获存储器输出数据(DQ)。