全通路图法用于CMOS开关级形成测试

文中主要探讨全通路图法推广运用于MOS电路时要考虑的一些特点。采用的故障模型是逻辑线的固定断路故障和通路故障,stuck-open(on)和s.a.o(1)故障仅是它的子集,它代表了实际使用中出现的大多数故障。由于“糖葫芦串”式的通路图和MOS电路基本上是一一对应的关系,所以在开关级形成测试其计算复杂性不会比门级高。这一点更突出体现在CMOS中。由于全通路图法可以用于它,所以该法过去已有的结论基本上全可用。这样,还可以考虑检测多故障的问题。