基于扫描的VLSI全速测试方法

当工艺进入到超深亚微米以下,传统的故障模型不再适用,必须对电路传输延迟引发的故障采用延迟故障模型进行全速测试。给出了常用的延迟故障模型,介绍了一种基于扫描的全速测试方法,并给出了全速测试中片上时钟控制器的电路实现方案。对芯片进行测试,可以直接利用片内锁相环电路输出的高速时钟对电路施加激励和捕获响应,而测试向量的扫描输入和响应扫描输出则可以采用测试机提供的低速时钟,从而降低了全速测试对测试机时钟频率的要求。最后,对于全速测试方案提出了若干建议。

基于存储器内建自测试的全速测试设计

存储器内建自测试(memory built-in-self-test,MBIST)已成为可测性设计(design-for-testability,DFT)中用以测试嵌入式存储器的重要方法.在一款以太网芯片中基于传统存储器内建自测试,提出了一种多级流水寄存器的全速测试结构,减少了测试时的读写时钟周期,缩短了测试时间,降低了测试成本.经过仿真验证,证明了该流水结构设计能够有效提高内建自测试效率.

基于扫描的SoC全速测试及应用

介绍了在系统级芯片(SoC)测试中所用到的基于扫描结构的全速测试。首先介绍了转换故障模型和路径延迟故障模型,以及测试时采用的具体的两种测试方法,然后总结了一些测试时要注意的事项。最后结合上述理论,对一款基于ARM的自主研发SoC芯片进行了实验,并用时序测试矢量对stuck-at故障进行模拟,减少了测试矢量的个数,节约了测试成本,得到了预期的结果。

对全速测试中时序例外路径的处理方法的改进

全速测试(at-speed ATPG)是现代电子设计中必需的一个重要环节。然而由于在做ATPG时,时序信息不完整,所以某些全速测试的向量会激活一些实际系统中不需要那么快时钟速度的路径,这样就会使得这些向量在芯片量产测试中无法通过,导致芯片良率的降低,而这些降低却是由测试的失误造成的。本文主要解释了时序例外路径(timing path exception)在全速自动测试向量生成(at-speed ATPG)中的重要性,以及如何使用时序例外防止芯片良率降低的误发生,并且结合工作中的实际项目对旧的处理时序例外的方法和新方法做了比较,结果证明采用新方法可以使测试向量的覆盖率增加,被屏蔽的测试单元减少。

基于全速电流测试的模拟电路故障诊断

研究了全速电流测试技术在模拟电路故障诊断中的应用,对待测电路施加一测试序列,使电路交替工作于静置状态和全功能状态以实现全速电流测试,并以电源端在一时间段内的平均电流为故障特征,建立人工免疫系统进行电路诊断。ITC′97国际标准电路CTSV滤波电路的故障诊断实验表明,该全速电流测试方法能实现模拟电路的高故障覆盖率的故障检测与定位。

基于全速电流测试的印制电路板电路故障信息获取方法

针对当前印制电路板(PCB)非介入式故障诊断的需要,结合电源电流测试技术发展现状,提出了基于全速电流测试,通过向测试电路施加测试序列使被测电路处于静置和全功能状态交替工作,采集电源电流在若干个工作周期内的平均电流值以实现非介入PCB电路故障信息获取的新方法。ITC’97国际标准电路中的CTSV滤波器电路的全速电流测试仿真实验结果表明,该方法可完成PCB电路非介入的故障信息获取,有望实现印制电路板的非介入式故障诊断。

全速电流测试的故障精简和测试生成

针对全速电流测试方法测试生成算法效率低下的问题 ,提出故障压缩、故障模拟等故障精简的方法 ,以提高该方法的测试生成效率 实验结果表明 ,该方法使得需要进行测试生成的故障点平均减少了 6 6 8% ,该测试方法的测试生成的效率提高了 2 0

基于赋值判决图的AT89C51微处理器全速电流测试实验研究

全速电流测试是一种新的电路测试方法,以AT89C51微处理器为例,说明用全速电流测试进行微处理器测试的可能性。实验中将80C51内核的HDL描述转换为赋值判决图(ADD),然后由ADD产生测试所需的指令序列,最后令微处理器重复执行产生的指令序列,并用普通的万用数字电流表测量微处理器消耗的平均电流。实验结果表明,用全速电流测试在指令级对AT89C51微处理器进行测试是可行的。通过测试所有的数据通路,不仅可以检测数据通路的故障,而且可以检测由于控制错误而引起的数据传送错误。

用全速电流测试检测AT89C51微处理器的实验研究

全速电流测试是一种新的电路测试方法,现以AT89C51微处理器为例,说明用全速电流测试进行微处理器测试的可能性.在实验中,让微处理器重复执行选定的指令序列,以普通的万用数字电流表测量微处理器消耗的平均电流,并给出了指令序列的产生方法.实验结果表明,用全速电流测试在指令级对AT89C51微处理器进行测试是可行的.通过测试所有的数据通路,不但可以检测数据通路的故障,而且可以检测由于控制错误而引起的数据传送错误.

用全速电流测试方法检测PIC12F509微处理器

全速电流测试是一种新的电路测试方法。这里将一种指令级的全速电流测试方法应用到RISC指令集流水线结构的PIC12F509微处理器测试实验中。实验结果表明使用指令级的全速电流测试方法对PIC12F509微处理器进行测试是可行的。

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求。文章介绍了基于130nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现。实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求。

基于可控多扫描使能信号的片上系统TR-TC联合测试成本模型

基于片上系统的扫描链结构,针对全速测试研究了多扫描使能(SE)信号的可测性设计,并建立了新颖的测试资源-覆盖率(TR-TC)联合测试成本线性规划数学模型.研究结果表明,该模型不仅可以高效控制全速测试的测试资源消耗以及可测性设计复杂度,而且还可以确立SE信号数量的最优上限,进而避免了以盲目提升SE信号数量来提高转换故障覆盖率的纯理论方式,使面向片上系统全速测试的多SE信号可测性设计方法有一个可靠的目标控制值.

集成电路故障测试研究

基于固定型故障模型的传统电压测试技术是一种应用最广、最为重要的测试技术,且已经应用多年。但是随着集成电路日新月异地发展,电压测试技术越来越不能完全满足高性能IC,特别是高性能数字CMOSIC发展的需求。为了提高故障覆盖率和降低测试成本,本文探讨了一些方法的可行性。

SOC中基于扫描的全速测性设计

随着半导体工艺的发展,SOC芯片的规模越来越大,工艺尺寸却越来越小,而且运行频率要求越来越高,传统的可测性技术受到严峻的挑战,全速测试(AT-SpeedTest)变得尤为重要,就全速扫描测性技术及其在SOC特别是片上有PLL的芯片中的实现进行介绍和讨论。

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。