反向关态电流在热载流子蜕变效应研究中的应用

本文研究了ｎＭＯＳＦＥＴ’ｓ器件的反向关态电流（Ｉｏｆｒ）特性．我们发现，刚受过热载流子应力的器件Ｉｏｆｒ呈现一个突然的增高，而在随后的一段时间里（我们定义其为弛豫时间）又呈指数下降，这一现象是由于在热载流子应力过程中注入的热空穴的消散造成的．所以我们认为Ｉｏｆｒ不但可以作为热空穴注入的有力证据，而且可以作为热空穴研究的有效手段．

非晶硅薄膜晶体管关态电流的物理模型

基于器件有源层内纵向电场变化模型,提出了背沟界面能带弯曲量与栅源电压的近似方程,并针对背沟电子传导机制建立器件反向亚阈电流模型;基于空穴的一维连续性方程,提出有源层内空穴逃逸率的物理模型,并针对前沟空穴传导机制建立器件泄漏电流模型.实验结果验证了所提关态电流物理模型的准确性,曲线拟合良好.

电离辐射对部分耗尽SOI器件关态电流的影响

针对辐射前后环栅与条栅结构部分耗尽绝缘体上硅(SOI,Silicon On Insula-tor)器件关态电流的变化展开实验,研究结果表明辐射诱使关态电流增加主要取决于侧壁泄漏电流、背栅寄生晶体管导通、带-带隧穿与背栅泄漏电流的耦合效应.在条栅结构器件中,辐射诱生场氧化层固定电荷将使得器件侧壁泄漏电流增加,器件前、背栅关态电流随总剂量变化明显;在环栅结构器件中,辐射诱使背栅晶体管开启将使得前栅器件关态电流变大,而带-带隧穿与背栅泄漏电流的耦合效应将使得器件关态电流随前栅电压减小而迅速增加.基于以上结果,可通过改良版图结构以提高SOI器件的抗总剂量电离辐射能力.

高k纳米MOSFET的关态泄漏电流的研究

对纳米MOSFET关断态的栅电流、漏电流和衬底电流进行了模拟,指出边缘直接隧穿电流(IEDT)远远大于传统的栅诱导泄漏电流(IGIDL)、亚阈区泄漏电流(ISUB)及带间隧穿电流(IBTBT)。对50 nm和90 nm MOSFET器件的Id-Vg特性进行了比较,发现在高Vdd下,关态泄漏电流(Ioff)随IEDT的增加而不断增大,并且器件尺寸越小,Ioff越大。高k栅介质能够减小IEDT,进而减小了Ioff,其中HfSiON、HfLaO可以使边缘隧穿电流减小2～5个数量级且边缘诱导的势垒降低(FIBL)效应很小。但当栅介质的k>25以后,由于FIBL效应,关态泄漏电流反而增大。

一种新型全耗尽双栅MOSFET(英文)

提出一种新型全耗尽双栅MOSFET,该器件具有异质栅和LDD结构.异质栅由主栅和两个侧栅组成,分区控制器件的沟道表面势垒.通过Tsuprem-4工艺模拟和Medici器件模拟验证表明,与普通双栅全耗尽SOI相比,该器件获得了更好的开态/关态电流比和亚阈值斜率.在0.18μm工艺下,开态/关态电流比约为1010,亚阈值斜率接近60mV/dec .

像素设计中沟道宽和长的选择

讨论了沟道宽(W)和长(L)对薄膜晶体管的开态电流(I_(on)),关态电流(I_(off))、开口率以及跳变电压(△V_p)的影响。

深亚微米nMOSFET器件的总剂量电离辐射效应

选取了采用0.25μm工艺的两组器件进行研究.通过对这两种器件关态泄漏电流、跨导和栅电流等电学参数进行分析,得出当器件发展到深亚微米阶段时,影响其辐射效应的主要原因是场氧化层中的陷阱电荷.并对相关机理进行了分析和仿真验证.

大尺寸高分辨率TFT-LCD垂直串扰的机理研究与改善

随着生活质量的提升,大尺寸、高刷新频率、高分辨率的显示器件越来越受到人们的青睐。然而,高规格产品同时也会伴随更多的显示问题,垂直串扰就是其中一种。垂直串扰产生原因主要是由于数据线与像素电极之间的耦合电容Cpd以及薄膜晶体管(TFT)关闭时的漏电流Ioff使像素电压发生偏移。高分辨率8 K产品由于其存储电容大幅减小、布线密集程度增大,导致其垂直串扰现象严重。本文通过软件模拟了Cpd的影响因子,再结合不同像素电极2ITO交叠面积样品的反置现象确定Cpd的影响程度,同时通过改变各项工艺参数确定最佳存储电容及漏电流条件,最后在最佳存储电容及漏电流条件下探讨与之匹配的2ITO交叠面积。在所有最优工艺条件下,不良比率由最初的55.6%下降至4.2%,画质大幅改善。

应力记忆工艺优化对NMOS器件性能的改善

应力记忆工艺(SMT)通过在NMOS器件沟道中产生张应力,提高器件的电子迁移率,从而提升NMOS器件的性能。Si_3N_4层应力值、SiO_2层厚度以及退火顺序等三种因素,均对NMOS器件的性能产生影响,增加了SMT工艺应用的难度。对三组实验结果进行分析,研究了三种因素对NMOS器件性能的影响,优化了工艺条件。结果表明,NMOS器件应用SMT工艺后,饱和漏极电流-关态漏极电流(I_(dsat)-I_(off))较传统NMOS器件提高了6%。