基于冗余抑制技术的低功耗组合电路设计

本文阐明了基于冗余抑制技术的低功耗电路的设计原理 ,分析了在组合电路中冗余行为的各种抑制结构及工作机理 .作为设计实例 ,本文提出了基于冗余抑制技术的低功耗比较器设计 .

冗余抑制的硬件实现及作用过程分析

基于低功耗设计的要求 ,本文对数字系统中冗余现象的普遍性进行分析 ,研究了实施冗余抑制功能的各种基本结构 ,并进行了抑制作用的时间分析 ,这些均为在电路的低功耗设计中有效地应用冗余抑制技术提供了研究基础 .

基于冗余抑制的低功耗时序电路设计

针对时序电路中存在的大量冗余时钟信号带来的附加功耗问题,引入基于行为卡诺图的时钟门控逻辑优化技术,对电路中的冗余时钟进行合理封锁,达到降低系统功耗的目的.以六进制同步加法计数器为设计实例,经Multisim进行仿真测试.该方法设计的电路不但有效降低了电路的系统功耗,而且具有更优化的电路结构,证明此设计方法的有效性和优越性.

基于冗余抑制技术的十进制计数器设计

本文从抑制时序电路中的冗余状态、时钟信号冗余跳变产生的额外功耗出发,提出了一种低功耗十进制计数器的新设计。用PSPICE程序模拟证实了这种十进制计数器具有正确的逻辑功能,并且节省功耗明显。

无线传感器网络流量的冗余抑制机制研究

冗余抑制是一种通过在接收节点缓存频繁传输的内容以避免多次发送重复数据的网络流量抑制技术。现有的解决方式需要有大量的内存,用于分析当前冗余流量并维持缓存。由于硬件的限制,无线传感器节点在同一时刻不能够提供相应的资源;协议和通信模式的多样性还使得通信中冗余发生的频率及其所占比例难以预测。因此,给出了一种改进的冗余抑制协议,通过概率流量分析以确定和缓存那些造成最多流量储存的冗余传输子集,实现性能表现接近于建立在全面分析和无约束缓存基础上的冗余抑制解决方案。

抑制冗余优先编码器的逻辑设计

基于低功耗设计的要求 ,对传统设计的优先编码器中的冗余现象加以研究 ,利用冗余抑制技术重构基于门级设计优先编码器电路结构 .该优先编码器经 PSPICE模拟验证具有正确的逻辑功能 。

基于局部空间冗余视觉信息抑制的目标识别算法研究

针对图像中相似冗余背景造成的显著目标识别的干扰问题,提出了一种基于超像素的冗余信息抑制的显著目标检测方法。首先,引入超像素的概念,利用超像素优化的空间特征分割图像,获取图像的相似区域;其次,为消除像素间的相关性,计算超像素的香农熵来表示图像的像素信息,并据此建立图像的信息图,最后,为了更有效地去除图像中的相似信息,利用自相似性抑制方法克服冗余信息,建立高效的图像显著图。最后的仿真结果表明,所提算法与传统方法相比,不仅可以准确识别显著目标,而且可以更有效地抑制背景中的冗余信息。

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.

基于钟控神经MOS管的多值双边沿D触发器设计

通过对钟控神经MOS管特性和冗余抑制技术的研究,提出了一种新型多值双边沿D触发器的设计方案.该方案利用钟控神经MOS管多输入栅加权信号控制、浮栅上的电容耦合效应及具有对浮栅进行初始化并将数据保存在浮栅上等特性,实现D触发器的多值输出.与传统触发器相比较,此多值触发器不但减少时钟冗余信号,降低电路功耗,提高电路效率,而且无需改变电路的结构就可实现不同基的多值D触发器.最后,采用0.25μmCMOS工艺,利用PSPICE模拟验证了所设计的电路具有正确的逻辑功能,并与相同功能多值D触发器比较,多值双边沿D触发器具有明显的低功耗特性.

多码技术在低功耗十进制计数器设计中的应用

分析了存在于时序电路中的冗余行为的各种抑制机理,着重阐述了冗余抑制技术中的多码设计技术原理.以对十进制计数器的4种设计,充分验证了在低功耗设计中多码技术的可行性和有效性.PSPICE模拟与能耗分析证明,该技术能有效地达到节省功耗的目的.

BCD优先编码器的低功耗设计

以 BCD优先编码为例 ,说明了基于冗余抑制技术的门级电路低功耗设计方法。重构的 BCD优先编码器电路具有电路结构简单 ,逻辑功能正确 。