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高速LDPC码分层译码器设计
被引量:
2
1
作者
王鹏
陈咏恩
《小型微型计算机系统》
CSCD
北大核心
2009年第11期2294-2297,共4页
设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的T...
设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.
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关键词
准
循环LDPC码
修正最小和算法
分层
译码
准并行译码器
下载PDF
职称材料
题名
高速LDPC码分层译码器设计
被引量:
2
1
作者
王鹏
陈咏恩
机构
同济大学通信软件及专用集成电路设计中心
出处
《小型微型计算机系统》
CSCD
北大核心
2009年第11期2294-2297,共4页
文摘
设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.
关键词
准
循环LDPC码
修正最小和算法
分层
译码
准并行译码器
Keywords
QC-LDPC code
modified mini-SPA algorithm
layered decoding
quasi-parallel decoder
分类号
TN914.3 [电子电信—通信与信息系统]
下载PDF
职称材料
题名
作者
出处
发文年
被引量
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1
高速LDPC码分层译码器设计
王鹏
陈咏恩
《小型微型计算机系统》
CSCD
北大核心
2009
2
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