CMMB系统中LDPC码的准循环译码结构研究

本文介绍了中国移动多媒体广播(CMMB)系统中低密度奇偶校验(LDPC)码校验矩阵的结构特征,并对其进行了准循环化。通过对其译码算法——归一化最小和算法的定点仿真,综合考虑性能和硬件实现的资源消耗,确定量化比特数为6。最后在FPGA芯片上实现了CMMB-LDPC码的部分并行结构译码,译码速度满足CMMB系统要求。

基于PCPEG算法的准循环LDPC码构造

渐进边增长(PEG)算法构造的低密度奇偶校验码(LDPC)在保证局部围长最大时仍有较多数目的短环。针对该问题,提出一种新的准循环LDPC码构造方法。该方法在PEG算法中采用环多项式(PC)标记,利用PC-PEG方法构造的矩阵作为基矩阵,并对其进行准循环扩展,以消除基矩阵中的短环。实验结果表明,该方法构造的LDPC码可大幅减少短环的数目。同时由于引入了准循环结构,能降低编码复杂度。

易于编码的LDPC码算法研究

文章首先提出一种设计易于编码的非规则结构化LDPC码的设计方法:代数去环法;然后对这种方法生成的LDPC码在高斯信道下BPSK传输时的软件仿真性能分析;最后介绍这种LDPC码相应的编解码器的硬件结构设计。

一种基于共用存储空间的FPGA的QC-LDPC码并行译码架构

针对QC-LDPC码并行译码FPGA实现结构复杂、资源消耗大等不足,文章提出一种中间计算变量的共用FPGA存储资源的QC-LDPC码并行译码架构,此架构通过两个交织单元,使得变量更新节点和校验更新节点的结构使用同一个存储资源,该架构具有控制简单、效率高和存储需求量低等优点,适用于高速卫星、地面等通信系统接收机中。