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题名基于改进型选择进位加法器的32位浮点乘法器设计
被引量:4
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作者
刘容
赵洪深
李晓今
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机构
中国科学院光电技术研究所
中国科学院
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出处
《现代电子技术》
2013年第16期133-136,共4页
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文摘
在修正型Booth算法和Wallace树结构以及选择进位加法器的基础上,提出了一种新型32位单精度浮点乘法器结构。该新型结构通过截断选择进位加法器进位链,缩短了关键路径延时。传统选择进位加法器每一级加法器的进位选择来自上级的进位输出。提出的结构可以提前计算出尾数第16位的结果,它与Wallace树输出的相关位比较就可得出来自前一位的进位情况进而快速得到进位选择。在Altera的EP2C70F896C6器件上,基于该结构实现了一个支持IEEE754浮点标准的4级流水线浮点乘法器,时序仿真表明,该方法将传统浮点乘法器结构关键路径延时由6.4 ns减小到5.9 ns。
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关键词
修正Booth算法
Wallace树结构
选择进位加法器
浮点乘法器
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Keywords
modified Booth encoding
Wallace tree structure
carry-select adder
float-point multiplier
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分类号
TN702-34
[电子电信—电路与系统]
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题名基于并行前缀结构的十进制加法器设计
被引量:1
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作者
王书敏
崔晓平
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机构
南京航空航天大学电子信息工程学院
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出处
《电子科技》
2016年第6期19-21,25,共4页
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文摘
针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。
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关键词
十进制加法
并行前缀结构
减6修正进位选择加法器
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Keywords
decimal addition
parallel prefix structure
carry select adder of subtraction 6
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分类号
TP332.21
[自动化与计算机技术—计算机系统结构]
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