容量可变的嵌入式同步SRAM电路的设计与实现

提出了一种容量可变的嵌入式同步ＳＲＡＭ。通过采用存储阵列的分块、敏感放大器的分级等技术，对电路的结构进行了优化。着重讨论了存储阵列的分块原则，分析了分块的字长、字数对电路的面积、速度、功耗等因素的影响。采用０．６－μｍＣＭＯＳ工艺，容量为２ｋ×１６ｂｉｔ的ＳＲＡＭ可工作在１００ＭＨｚ的频率下，芯片面积为２．５３ｍｍ×２．７５ｍｍ，平均功耗为４．７ｍＷ／ＭＨｚ。