适用于实际系统的改进Turbo码最大后验概率译码

采用分块译码算法来解决Turbo码最大后验概率(MAP)译码存储量大、时延大的问题.分块译码将长帧分成若干较短的子帧进行处理,边接收边译码,因而缩短了译码时延.由于每次仅需存储若干个相邻子帧的前后向矩阵值,从而减小了存储量.根据一种通用的正反向处理器配合方案,计算出此方法相对于传统算法存储和时延减少量的一般表达式,并在对数域详细推导出算法流程.仿真表明,在一定范围内,分块译码算法性能随训练长度的增加而提高.采用此算法后,时延大大减小,存储量减小为传统对数成最大后验概率译码(LOG MAP)算法的2/n,便于实际应用.

一种用于卫星通信的高速并行Turbo译码方法

针对传统Turbo码译码延时较大的缺点,分析研究了一种基于分块译码和状态消息传递的Turbo码高速并行译码方法。仿真表明,该方法在码长为2K比特,并行窗口数为W(W=2,4,8,16)的情况下,与传统的Log-MAP译码方法相比性能损失很小,而译码延时可降至常规方法的1/W,且没有额外的计算量增加,适合用于高速卫星通信系统中。

基于Nand Flash的BCH校验方法设计与实现

针对传统汉明码ECC校验方法纠错能力差的特点,结合Nand Flash闪存内部组织结构,提出一种(4200,4096,8)的BCH码ECC校验方法。该方法采用并行编码方式,且对占用逻辑资源最多的译码器部分采用并行流水线分块译码,极大的提升了编译码效率。以FPGA为验证平台,通过大量数据读写表明,该方法大大提高了存储可靠性,为目前大容量存储提供了参考,具有较高的实用价值。

基于DBL结构的嵌入式64kb SRAM的低功耗设计

针对嵌入式系统的低功耗要求,采用位线分割结构和存储阵列分块译码结构,完成了64kb低功耗SRAM模块的设计.与一般布局的存储器相比,采用这两种技术使存储器的功耗降低了43%,而面积仅增加了18%.

基于3GPP交织器的可变码长Turbo码并行交织器设计

高速Turbo译码器实现中交织器的设计是一个非常重要的问题。在没有任何性能损失的情况下设计无内存访问冲突、高并行度的交织器已有多种方法,但是它们不能够根据码长参数的变化实时产生,这限制了译码器设计的灵活性。现提出了一种基于3GPP中可变码长交织器的并行交织器,其最大的优点就是可以实时产生。并且通过计算机仿真给出了这种交织器的性能,并与3GPP标准中的交织器做了性能比较。