低复杂度的LDPC并行分层译码算法研究

为了提高准循环低密度奇偶校验(QC_LDPC)算法的译码性能,降低其译码算法的复杂性,加快译码收敛速度,提出了一种基于最小和译码算法的分层译码,以支持QC_LDPC快速译码,它由基校验矩阵通过循环移位得来,所以每一层之间的校验矩阵相互独立。相对于传统的BP算法,提出的分层算法复杂度更低,收敛速度更快。根据5G NR的标准,对该算法在各种情况下进行了仿真,当码长K=3960,码率为1/3时,使用BPSK进行调制、AWGN信道进行仿真,结果显示,此算法在SNR为1.3 dB左右时,得到了10-5的BER,该解码方法获得了0.1dB的性能增益、迭代次数的减少以及译码吞吐率的提升。

LDPC码的分层类拟合修正最小和译码算法

低密度奇偶检验码(LDPC)是一种广泛使用的信道编码,尤其在长码时性能更佳。与编码相对应的便是译码,起初LDPC译码算法的复杂度很高,因此在最小和(MS)译码算法中为了降低算法的复杂度,采用了近似运算,虽然有效地降低了算法的复杂度,却牺牲了部分的误码性能。针对这一现象,本文在最小和译码算法的基础上,再一次作出近似运算,提出类拟合修正最小和(CFMMS)译码算法。该算法会根据MS算法中的非线性函数构造出一种类拟合函数,可以对不同阈值内的变量节点信息作出不同的处理,尽可能实现对校验节点更新过程的准确补偿,使得到的结果更加接近于置信传播算法;在此基础上,应用分层式调度策略,提出一种分层类拟合修正最小和(LCFMMS)译码算法,改变了节点信息的更新顺序,提升了迭代更新中节点信息的可靠度,使得译码的收敛速度得以提升,同时节省了存储空间。仿真和数值结果表明,该文提出的译码算法在一定程度上提升了误码性能,且运算复杂度低、译码收敛速度快。

改进的分层修正最小和LDPC译码算法及译码器设计

提出了一种改进的分层修正最小和的LDPC译码算法,该算法充分考虑到了译码器硬件结构的特性,使用了部分信息节点提前中止迭代的方法,降低了译码器处理数据的位宽。同时,在这种算法的基础上,设计出了结构简单的译码器,该译码器在资源使用非常少的情况下可以获得较高的译码吞吐量,同时保持译码器译码性能和相应的浮点算法很接近。另外通过合理地设计LDPC码校验矩阵(H矩阵)和译码器数据处理单元,使得译码器可以支持多种码长码率LDPC码译码。这样结构特点的译码器,在低功耗以及需要多种码长码率的编码进行数据传输的领域有着非常高的应用价值。

基于整数运算的LDPC码改进分层译码算法

对低密度奇偶校验(low-density parity-check,LDPC)码在高斯信道下的分层译码算法进行深入研究,提出了一种基于整数运算的LDPC码改进分层译码算法。该算法中所有变量都用整数表示,因此非常便于硬件实现;同时将修正因子引入到分层译码算法中,使其译码性能有进一步地提高。在加性高斯白噪声信道下的仿真结果表明,改进分层译码算法有效地降低了计算复杂度,加速了译码收敛,并且具有更低的错误平层。

垂直分层空时码译码算法的分析及仿真

具体介绍了垂直分层空时码的线性与非线形的译码算法,阐述了不排序和排序串行干扰消除译码算法的理论,分析其特点,并对各算法性能和复杂度进行了比较。同时,利用Matlab仿真对各种算法进行分析比较,进而验证所阐述观点的正确性。

基于最小和算法的QC-LDPC译码器的FPGA实现

为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率,本文针对QCLDPC码校验矩阵的结构特性设计一种层间流水线结构译码器。该译码器对译码策略和校验节点更新结构进行优化,克服了传统分层译码并行所带来的数据冲突问题;各分层之间的迭代译码非串行进行,校验节点和变量节点可并行计算,有效地提高译码器的资源利用率;校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短,分层最小和算法加快了迭代译码的收敛速度,压缩了单次迭代所需时间。本文以WIMAX标准(2304,1152)QC-LDPC码为例,以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于最小和算法的QC-LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次时,吞吐量可达到1 Gbit/s。

基于电力线通信的LDPC码分层译码算法研究

针对电力线信道多径延迟效应和脉冲噪声影响问题,建立了基于电力线的LDPC-OFDM系统模型.并基于该模型,对低密度奇偶校验码(LDPC)的译码算法进行深入研究.基于最小和置信传播(Belief Propagation,BP)译码算法原理,改进分层和积译码算法,提出一种基于修正因子的分层最小和对数似然比译码算法.仿真结果表明,该算法译码复杂度低,迭代收敛速度快,能够有效降低电力线LDPC-OFDM系统的误码率(BER),提高传输效率.

LDPC码改进型LBP译码算法研究

针对LDPC(Low Density Parity Check)码分层(LBP:Layered Belief-Propagation)译码算法计算复杂度高、不易于硬件实现的问题,提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低;同时引入具体参数校正因子和偏移因子,提升译码性能。仿真结果表明,改进后的算法相比LBP算法在计算复杂度降低的同时,也提升了译码性能,从而达到了易于硬件实现的目的。

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.

一种提高LDPC译码器吞吐率的译码算法

为了设计高效的LDPC译码器,结合准循环结构LDPC的校验矩阵H的规律性、乘性修正最小和译码算法不需要估计信道质量的特点和部分并行译码实现复杂度低的特点,介绍了一种新的译码算法——交迭的部分并行译码算法,这种译码算法相对于采用部分并行结构的BP译码算法,不但降低了硬件实现的复杂度,减少了存储资源的开销,而且提高了译码器的吞吐率。

一种加速收敛的LDPC码译码算法

对高斯信道下LDPC(Low-Density Parity-Check)码的传统的译码算法进行分析,指出影响收敛速度的原因,并提出了一种基于整数运算的加速收敛的LDPC码译码算法。该算法融合分层译码(Layered Belief Propagation)算法、带偏移量的最小和算法(Offset Min-Sum)以及量化的优势。仿真验证表明该算法有效地减少了译码复杂度,加速了译码收敛,且性能上同传统的量化最小和算法相比没有下降。

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现。仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量。

一种低复杂度的LDPC码迭代译码算法

在LDPC码的译码算法中,和积算法性能最优但复杂性较高,最小和算法实现简单但性能与和积算法相差较多。针对这一性能与复杂度的矛盾,带有修正项的最小和算法成为研究的热点问题。文中基于一种性能与和积算法接近的修正最小和算法进行研究,对修正项的修正方式进行了简化,简化后的算法在性能上与和积算法仍非常接近,实现复杂度却比原修正最小和算法有明显的降低。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。

数字电视标准DMB-T高速LDPC译码器VLSI设计

在我国的数字电视广播地面传输标准DMB-T中,使用了准循环非规则LDPC码作为前向纠错编码。针对此标准中LDPC码的特点,采用修正最小和译码算法,设计了一种半并行结构实时译码器,可实现DMB-T中三种不同码率下的LDPC译码,并有效地实现了硬件结构复用。与其他设计方案相比较,减少了RAM块的数量一半以上,全局布线难度也大大降低。整个设计在StratixⅡ FPGA上进行了综合验证。当译码迭代次数为20次时,系统吞吐量可达100Mb/s以上。

QC-LDPC译码器的FPGA设计实现与分析

本文提出一种针对准循环低密度奇偶校验(QC-LDPC)码的双修正型最小和积译码算法,设计了一种基于FPGA平台低资源占用率、短处理时延的QC-LDPC译码器,并分析了该译码器的译码性能、资源占用率、处理时延等性能,该译码器在不增加实现复杂度和难度的情况下,能有效减少译码迭代过程中的信息损失,提高译码性能。

非规则低密度奇偶校验码译码器的结构设计和优化

提出了一种通用的非规则低密度奇偶校验码译码器,可适用于通过单位阵准循环移位扩展构造的任意行重非规则LDPC码.该译码器通过调整译码存储单元的存储内容而节省了一个交织网络.同时,针对处理非规则LDPC码译码过程中由行列重差异所引起的流水冲突,提出了优化的插入空闲等待时钟周期方法以及预处理方法,有效地避免了流水冲突,从而保证了该译码器的高吞吐量以及译码性能.

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。

码率兼容空间耦合LDPC码编码器与译码器设计

为了实现不同信道条件下的信道编码硬件实现方案,本文构造了一种码率兼容的空间耦合低密度奇偶校验(SCLDPC)码,并进行了编码器与译码器的现场可编程门阵列(FPGA)实现。编码器采用部分校验子前项编码算法进行不同码率的快速递归编码。译码器采用最小和算法,结合分层译码结构完成译码。该设计在Xilinx xc7k325tffg900-2芯片上进行测试,实现了3种不同码率的空间耦合LDPC码的编码与译码功能,具有良好的译码性能和较低的资源占用率。