LDPC码的分层自适应最小和译码算法

针对归一化最小和译码算法较置信传播译码算法误差较大的问题,提出自适应最小和译码算法。通过对当前迭代后验概率的硬判决值与前一次迭代后验概率的硬判决值进行计算,动态调整归一化因子与偏移因子,使得到的改进算法更接近于置信传播译码算法。在此基础上,应用分层式调度策略,提出分层自适应最小和译码算法,提升译码算法收敛速度。仿真实验结果表明,在误码率为10-6时,所提译码算法的误码性能与分层归一化最小和译码算法相比有0.25 dB的增益,与分层置信传播译码算法的译码性能十分接近,迭代次数仅有1次的增加,具有更好的收敛性能。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。

基于QR码构造的QC-LDPC码译码器设计与实现

基于平方剩余(quadratic residue,QR)码构造的准循环低密度奇偶校验(quasi cyclic low-density parity check,QC-LDPC)码的行重通常比较大,硬件实现时译码器消耗的资源也就较多。设计了一种在资源占用率和吞吐率方面较为平衡的部分并行结构的分层译码器。该译码器采用分层修正最小和算法(layered normalized min-sun algorithm, LNMSA)实现,利用部分并行结构同时处理层内连续n行;在变量节点后验概率信息的存储结构上,将连续的n个信息合并为1组,连续的2组采用2个随机存取存储器(random access memory, RAM)进行交替存储;在求取最小值和次小值时,将输入信息分为4组,再从4组中分别获取最小值比较出全局最小值和次小值,从而有效地降低了最小值和次小值比较运算的复杂度。在码长为2 040、码率为0.83的码字和Xilinx Virtex-6开发板的测试环境下,译码器最大时钟频率可达166.7 MHz,吞吐量可达447.5 Mbit/s。

基于ACE约束的S-IRA编译码器设计

考虑到结构化非规则重复累积码具有准循环的结构便于硬件实现,采用了结构化非规则重复累积码进行编码器设计。准循环矩阵的构造采用了基于ACE约束的PEG填充构造方法。结合所用码型的特点,设计出了简单有效的编码流程图。译码方面,采用了分层修正最小和译码算法,并设计出了译码器结构。