千兆以太网高速分接集成电路设计

研究了千兆以太网接收系统结构 ,在此基础上设计了千兆以太网的分接芯片 ,采用0 .2 5 μmCMOS工艺设计的千兆网分接电路实现了 1.2 5Gbit s数据的 1∶10串 并转换 ,芯片核心面积4 70 μm× 32 0 μm ,在输入摆幅为 5 0 0mV、输出负载 5 0Ω条件下 ,输出 12 5Mbit s数据峰峰值是 82 8mV ,抖动有效值为 10ps ,眼图占空比为 4 1.5 % ,输出信号上升沿为 9ps。电源为 3.3V时功耗仅为 16 1mW。