基于布朗运动的分段式电流舵DAC成品率研究

根据随机过程布朗运动理论,基于分段式电流舵D/A转换器的积分非线性概率密度,建立了积分非线性误差(INL)和D/A转换器分段比的数学模型,获得电流源失配对芯片成品率影响的近似公式,并通过蒙特卡罗方法进行了仿真验证。结果表明,低位采用温度计码编码的D/A转换器成品率较低,而低位采用二进制码编码的D/A转换器成品率较高。当转换位数N<12时,二进制数码越大(>[N/2]),成品率越大;N≥12时,二进制加权码位数不宜过大。

一种11位80MS/s分段式电流舵DAC的设计与验证

基于SMIC 0.13μm CMOS工艺,在3.3V/1.2V(模拟/数字)双电源下,设计了一种11位80MS/s的数/模转换器(DAC)。电路采用分段式电流舵结构,高6位为温度计码,低5位为二进制码。该DAC应用于无线通信SoC的模拟前端。IP核尺寸为960μm×740μm,功耗40mW,电路仿真结果显示,DAC的最大积分非线性误差和微分非线性误差分别为0.5LSB和0.3LSB。在20MHz输出信号频率和80MHz采样率下,DAC差分输出的SFDR为80dB。设计的电路已经通过MPW流片验证,给出了DAC芯片照片与实测数据。

一种12位分段式电流舵DAC电路设计

针对So C中DAC设计越来越受面积和功耗的制约,采用分段式结构,提出一种应用于So C模拟输出前端的12位100 MS/s电流舵型D/A转换器,其中高6位为温度计码,低6位为改进型Fibonacci数列,其减小了DAC的面积和毛刺。电路基于S MIC 0.13μm CMO S工艺,在1.2 V/3.3 V(数字/模拟)双电源供电下,满摆幅输出电流20 m A。在100 MHz采样频率、49.7 MHz输入信号下,无杂散动态范围(SFDR)达到89.448 d B,INL和DNL均小于0.5 LSB。

一种14位400MS/s分段型电流舵DAC的设计

基于TSMC 0.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400 MS/s D/A转换器。该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能。D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB。在400 MHz采样频率1、99.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB。

一种基于40nm CMOS工艺的电流舵DAC IP核设计

基于SMIC 40nm CMOS工艺,设计了一种10位100MS/s DAC IP核.该DAC IP核采用6+4分段式电流舵结构,1.1V/2.5V双电源供电,满量程输出电流为20mA.完成了DAC IP核电路和版图的原型设计,提取了物理模型与时序模型,组成基本的数据交付项.对该DAC IP核进行了仿真分析,给出了流片后的测试结果.

12位200MHz电流舵DAC的设计

本文基于SMIC 0.18μm工艺,设计了一个电源电压为3.3V,满偏电流为20m A,二进制码和温度计码分段译码方式的12位200MHz电流舵型数模转换器(DAC)。在此电路中设计了高频下具有高输出阻抗的PMOS共源共栅电流源,从而保证了电路具有良好的SFDR。高位电流源版图采用了Q2 Random Walk布局方式来尽量减少因版图布局引起的误差。在信号频率0.999876 MHz,采样频率200 MHz情况下SFDR仿真结果超过77d B。

一种带斐波那契译码的高精度电流舵DAC

在设计的电流舵DAC中应用了一种新的译码结构,即斐波那契数列译码结构。通常电流舵DAC设计基于面积和精度的折衷考虑,会采用高位温度计译码,低位二进制译码的分段结构,在此设计的电流舵DAC为进一步提高精度,高位6位仍采用温度计译码,低6位用斐波那契数列译码代替二进制译码。仿真测得DAC转换器的积分非线性误差(INL)为0.5 LSB,微分非线性误差(DNL)为0.28 LSB。在10 MHz采样率下,无杂散动态范围(SFDR)达85 dB。