基于Q^N旋转布局的10位500MS/s分段电流舵DAC

针对分段电流舵数/模转换器(Digital-to-Analog Converter,DAC),通过理论分析和推导,研究电流源阵列系统失配误差和寄生效应对非线性的影响,采用电流源阵列Q^N旋转游走版图布局方案,能够减小电流源系统失配的一次误差,而且版图布线简单,由寄生效应引起的电流源失配较小,利于DAC非线性的优化.基于0.18μm CMOS,采用"6+4"的分段结构,设计了一种10位500MS/s分段电流舵DAC,流片测试结果表明,在输入频率为1.465MHz,采样速率为500MS/s的条件下,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为64.9dB,有效位数(Effective Number of Bits,ENOB)为8.8 bit,微分非线性误差(Differential Non-linearity,DNL)和积分非线性误差(Integral Non-linearity,INL)分别为0.77LSB和1.12LSB.

一种14位400MS/s分段型电流舵DAC的设计

基于TSMC 0.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400 MS/s D/A转换器。该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能。D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB。在400 MHz采样频率1、99.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB。

基于布朗运动的分段式电流舵DAC成品率研究

根据随机过程布朗运动理论,基于分段式电流舵D/A转换器的积分非线性概率密度,建立了积分非线性误差(INL)和D/A转换器分段比的数学模型,获得电流源失配对芯片成品率影响的近似公式,并通过蒙特卡罗方法进行了仿真验证。结果表明,低位采用温度计码编码的D/A转换器成品率较低,而低位采用二进制码编码的D/A转换器成品率较高。当转换位数N<12时,二进制数码越大(>[N/2]),成品率越大;N≥12时,二进制加权码位数不宜过大。

一种11位80MS/s分段式电流舵DAC的设计与验证

基于SMIC 0.13μm CMOS工艺,在3.3V/1.2V(模拟/数字)双电源下,设计了一种11位80MS/s的数/模转换器(DAC)。电路采用分段式电流舵结构,高6位为温度计码,低5位为二进制码。该DAC应用于无线通信SoC的模拟前端。IP核尺寸为960μm×740μm,功耗40mW,电路仿真结果显示,DAC的最大积分非线性误差和微分非线性误差分别为0.5LSB和0.3LSB。在20MHz输出信号频率和80MHz采样率下,DAC差分输出的SFDR为80dB。设计的电路已经通过MPW流片验证,给出了DAC芯片照片与实测数据。

一种12位500MS/s分段型电流舵DAC的设计

基于TSMC 0.18μm CMOS工艺,采用分段型电流舵结构,设计了一种基于3.3 V模拟电源电压、1.8 V数字电源电压的12位500 MS/s的D/A转换器。仿真结果显示,在采样率为500 MS/s、输入信号分别为70 MHz和240 MHz时,D/A转化器的SFDR分别为89.9 dBc和77.6 dBc。

一种12位分段式电流舵DAC电路设计

针对So C中DAC设计越来越受面积和功耗的制约,采用分段式结构,提出一种应用于So C模拟输出前端的12位100 MS/s电流舵型D/A转换器,其中高6位为温度计码,低6位为改进型Fibonacci数列,其减小了DAC的面积和毛刺。电路基于S MIC 0.13μm CMO S工艺,在1.2 V/3.3 V(数字/模拟)双电源供电下,满摆幅输出电流20 m A。在100 MHz采样频率、49.7 MHz输入信号下,无杂散动态范围(SFDR)达到89.448 d B,INL和DNL均小于0.5 LSB。

一种16位600MS/s电流舵D/A转换器的设计

基于0.18μm CMOS工艺,设计了一种16位600 MS/s电流舵D/A转换器。该D/A转换器为1.8V/3.3V双电源供电,采用并行输入、差分电流输出的四分段(5+4+3+4)电流舵结构。采用灵敏放大器型锁存器可以精确锁存数据,避免出现误码;由恒定负载产生电路和互补交叉点调整电路组成的同步与开关驱动电路,降低了负载效应引起的谐波失真,同时减小了输出毛刺;低失真电流开关消除了差分开关对共源节点处寄生电容对D/A转换器动态性能的影响。Spectre仿真验证结果表明,当采样频率为625MHz,输入信号频率为240MHz时,该D/A转换器的SFDR为78.5dBc。

一种基于40nm CMOS工艺的电流舵DAC IP核设计

基于SMIC 40nm CMOS工艺,设计了一种10位100MS/s DAC IP核.该DAC IP核采用6+4分段式电流舵结构,1.1V/2.5V双电源供电,满量程输出电流为20mA.完成了DAC IP核电路和版图的原型设计,提取了物理模型与时序模型,组成基本的数据交付项.对该DAC IP核进行了仿真分析,给出了流片后的测试结果.

12位200MHz电流舵DAC的设计

本文基于SMIC 0.18μm工艺,设计了一个电源电压为3.3V,满偏电流为20m A,二进制码和温度计码分段译码方式的12位200MHz电流舵型数模转换器(DAC)。在此电路中设计了高频下具有高输出阻抗的PMOS共源共栅电流源,从而保证了电路具有良好的SFDR。高位电流源版图采用了Q2 Random Walk布局方式来尽量减少因版图布局引起的误差。在信号频率0.999876 MHz,采样频率200 MHz情况下SFDR仿真结果超过77d B。

一种带斐波那契译码的高精度电流舵DAC

在设计的电流舵DAC中应用了一种新的译码结构,即斐波那契数列译码结构。通常电流舵DAC设计基于面积和精度的折衷考虑,会采用高位温度计译码,低位二进制译码的分段结构,在此设计的电流舵DAC为进一步提高精度,高位6位仍采用温度计译码,低6位用斐波那契数列译码代替二进制译码。仿真测得DAC转换器的积分非线性误差(INL)为0.5 LSB,微分非线性误差(DNL)为0.28 LSB。在10 MHz采样率下,无杂散动态范围(SFDR)达85 dB。

一种带电流源校准的16 bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。

一种采用DEM译码的16 bit高性能数模转换器的设计

分析了目前分段电流舵数模转换器（DAC）在动态性能提升和芯片面积缩小等方面的局限性。提出了动态元件匹配（DEM）译码技术。设计了16 bit DAC中的DEM译码电路结构,分析了DEM译码技术的原理。对该16 bit DAC的动态性能等进行了详细仿真,并完成了整体版图设计。该DAC核心部分芯片面积仅为2. 2 mm^2。采用0. 18μm CMOS工艺完成了该DAC的加工和性能参数测试。在1 GHz采样率和100 MHz输入信号频率条件下,该DAC的无杂散动态范围约为67 dB,三阶互调失真约为76 dB,整体性能优于目前同类研究成果。

基于0.18μm CMOS工艺的2GS/s 6 bit数模转换器

根据现代通信越来越高的传输速率和宽带要求,设计了一个可用于超宽带系统的无修正2GS/s,6 bit数模转换器.该转换器采用4+2的分段译码电流舵结构,其中高4位采用温度计码,低2位采用二进制码.在对关键单元电路进行了设计和分析之后,在中芯国际0.18μm CMOS工艺下完成电路的版图设计和流片,芯片面积为975μm×775μm.对芯片进行的键合测试表明,其微分非线性为0.11 LSB,积分非线性为0.25 LSB;当采样时钟频率为2 GHz,输入信号频率为13.3 MHz时,无杂散动态范围为52.1 dB,功耗为79 mW.

一种低功耗嵌入式14位400MHz数模转换器

设计了一个14位刷新频率达400MHz,用于高速频率合成器的低功耗嵌入式数模转换器。该数模转换器采用5+4+5分段式编码结构,其电流源控制开关输出驱动级采用归零编码以提高DAC动态特性。该数模转换器核采用0.18μm1P6M混合信号CMOS工艺实现,整个模块面积仅为1.1mm×0.87mm。测试结果表明,该DAC模块的微分非线性误差是-0.9～+0.5LSB,积分非线性误差是-1.4～+1.3LSB,在400MHz工作频率下,输出信号频率为80MHz时的无杂散动态范围为76.47dB,并且功耗仅为107.2mW。

一种14位高速DAC的电路设计

设计了一个14位电流定标数模转换器,采用4+4+6分段译码电流舵结构,高4位与中间4位采用温度计编码控制,低6位采用直接控制二进制加权电流源,提高了DAC的动态特性。给出了DAC的核心模块的详细设计,包括高精度可编程基准电流源,DAC编解码电路,电流源阵列。采用SMIC 0.18um1P6M设计,CMOS工艺实现。Hspice仿真测试结果表明,在400MHz工作频率下,输出信号为80MHz时,无杂散动态范围为72.47 dB,设计满足要求。