一种分段输出PWM Buck DC-DC转换器设计

为了解决PWM DC-DC在轻负载时转换效率骤降的问题,设计了一种分段输出级PWM DC-DC电路结构,用以优化轻负载时的转换效率。该设计引入了负载电流检测电路,对输出电流进行采样并检测。在重载情况下,所有功率MOSFET同时输出。当负载电流减小,逐级关闭各段功率MOSFET,直至在最轻载情况下用最小尺寸的功率MOSFET进行输出。实验结果表明,在1~200 mA负载范围内,电路的转换效率变化较为平缓;在负载为1 mA时,电路的转换效率为81%。

PLC时序控制电路分段输出设计方法

在工业控制等领域的顺序控制中,经常会遇到按时间转换工序的时序控制。在可编程序控制器(PLC)时序控制电路应用中,常采用定时器、计数器和逻辑电路环节来完成。但这样的设计尚未脱离继电控制的经验法设计。这种设计往往由于联锁关系的复杂化,从而使线路复杂化。同时这种设计无一定型的可靠方法。在PLC应用中,可以充分利用PLC指令功能,采用PLC时序控制电路分段输出设计方法,其设计思路清晰、简单,设计步骤基本上可用相同的定式,故掌握较容易。现介绍如下:

混合SETMOS神经元分段线性输出函数的实现

提出了一种结构简单的神经元分段线性输出函数SETMOS实现方式。理论分析了恒流源偏置下单电子晶体管(SET)器件的特性和神经元分段线性输出函数。利用SET和金属氧化物场效应晶体管(MOSFET)混合结构实现了分段线性输出函数电路,并通过仿真分析得到了分段线性特性,提出了具体相应的调节方法,验证了该混合结构功能的正确性。结果表明,该混合电路具有结构简单,nm级特征尺寸,分段线性度好,静态功耗极低,约200nW,驱动负载工作能力强,输出电压可达几百毫伏,易于大规模神经网络电路的实现及应用和集成度的进一步提高。

一种基于负载选择的光分组交换缓存结构

提出了一种基于业务负载选择的光分组交换(OPS)网络的光缓存结构,根据业务负载大小灵活选择缓存方式。输出缓存光纤延迟线(FDL)采用分段式共享机制配置,输出/反馈共享缓存模块采用简并式配置,以提高有限数目FDL的利用率。分析和仿真表明,这种可选择的缓存结构可以有效降低丢包率和OPS节点需求的FDL数目。