高速铁路枢纽站信号联锁分界及列控等级转换设计方案研究

随着国家高速铁路网络“八纵八横”战略的逐步推进实施,既有高铁枢纽站因新线引入而增加车场的情况越来越普遍。在一站多场、多场间短联络线跨场通过等列车进路中,联锁、列控区域的合理划分成为信号系统工程设计的重点和难点。合理的联锁分界和列控等级转换方案,可为后期建设、运营维护节约大量人力、物力成本。以某车站为例,总结新线引入既有高铁枢纽信号系统的技术需求;研究高速铁路枢纽复杂联络线跨场区域内,联锁区域分界、列控等级转换的实施方案。该方案可应用于高速铁路枢纽工程设计领域,为铁路信号系统设计和实施提供合理依据,同时为解决复杂枢纽联锁分界和列控等级转换问题提供参考。

特殊场景下列控等级转换的设置方案

对贵阳东站特殊场景下的CTCS-3/2及CTCS-2/0列控等级转换设置进行应用分析,并提出解决方案,可为类似工程的列控等级转换设置提供参考.

CTCS-3级列控系统等级转换场景功能安全分析

针对CTCS-3级列控系统等级转换场景的混成性,以CTCS-3级列控系统需求规范为研究依据,选取系统生命周期的需求阶段,研究了等级转换场景的功能安全性。首先,基于UML扩展机制,建立了等级转换场景的HybridUML模型,实现了等级转换场景的混成性描述;进而依据CTCS-3级列控系统需求规范,总结等级转换场景的功能需求,根据UML到PHAVer的转换规则,构建了PHAVer模型并验证了该模型的正确性;其次,通过分析等级转换过程,找出各相关设备可能的功能模块失效情况,采用功能模块失效描述符号(Function Failure Description Notation,FFDN)建立了等级转换场景的故障模型,并将PHAVer模型和故障模型整合,获得了包含故障的PHAVer模型;最后,运用PHAVer分析出导致等级转换场景功能需求不能满足时的功能模块失效情况,实现了等级转换场景的功能安全分析。

单线铁路列控级间转换及列控编码方案研究

大理至丽江铁路提速改造工程中,大理东至大理北区间采用自动站间闭塞,区间采用列控编码,大理东IIG向大理北正线发车时,大理东站XII地面信号和机车信号显示不一致。本文介绍了大丽线信号工程设计方案,对单线铁路列控级间转换和列控编码方案进行研究,解决车地信号显示不一致的问题,并提出编码方案优化建议。

面向存算ADC阵列的比较器失调校准电路

提出了一种面向存算模数转换器(ADC)阵列的动态比较器全局失调校准电路,采用数字辅助的模拟微调技术,并结合阵列式应用特点全局共用校准电压.校准过程分为粗校准和细校准周期,提高了校准速度和精度.粗校准利用6-bit计数器和数模转换器(DAC)产生阶梯式校准电压,根据初始失调电压极性将校准电压连接至对应的电流补偿电路,通过较大的校准步长快速减小失调电压值,并改变其极性.细校准采用一种基于晶体管栅压调控的延时可调电路,通过10-bit计数器和DAC产生细校准电压,实现失调电压值的精细调整.基于简单门电路和触发器设计比较器校准逻辑电路,在全局校准信号的控制下,实现本地校准开关和校准周期的转换.通过校准电压发生电路的全局共用,比较器只需要增加校准逻辑电路、电流补偿电路和延时可调电路,从而减小了由校准电路导致的面积开销.基于55nm互补金属氧化物半导体(CMOS)工艺的仿真结果表明,在输入时钟50MHz条件下,失调校准范围±20mV,校准后失调电压0.96mV(3.3σ),阵列校准后失调电压呈现出较为均匀的分布,包含校准电路的比较器版图面积为696.28µm^(2).

一种用于时延积分CMOS图像传感器的10 bit全差分双斜坡模数转换器

为了满足时间延时积分(TDI)CMOS图像传感器转换全差分信号的需要,同时符合列并行电路列宽的限制,该文提出并实现了一种10 bit全差分双斜坡模数转换器(ADC)。在列并行单斜坡ADC的基础上,采用2个电容的上极板对差分输入进行采样,电容下极板接2个斜坡输出完成量化。基于电流舵结构的斜坡发生器同时产生上升和下降斜坡,2个斜坡的台阶电压大小相等。该电路使用SMIC 0.18μm CMOS工艺设计实现,ADC以19.49 k S/s的采样频率对1.32 kHz的输入进行采样,仿真得到无杂散动态范围和有效位数分别为87.92 dB和9.84 bit。测试显示该ADC的微分非线性误差和积分非线性误差分别为–0.7/+0.6 LSB和–2.6/+2.1 LSB。

一种用于列并行ADC的改进型栅压自举开关

CMOS图像传感器中列并行模数转换器(ADC)的面积受到严格限制,ADC采样保持电路中的栅压自举开关也必须满足每列的面积要求。在传统单电容型栅压自举开关的基础上,利用源极跟随器在降低开关导通电阻的同时提高了电路的可靠性;通过体效应补偿电路降低输入变化对导通电阻的影响;同时,在列共用偏置电路上增加控制开关,减少不必要的功耗。提出的电路使用UMC 0.11μm CMOS工艺实现,电源电压为3.3V,仿真结果表明开关导通电阻降低了约28.6%,输入范围内电阻变化率小于1.2%,有效位数提高了1bit,而面积只增加了15%。流片后测试结果显示,以20MS/s的采样频率对1.97MHz的输入进行采样,测得信噪比(SNR)、无杂散动态范围(SFDR)和有效位数(ENOB)分别为85.8dB、71.1dB和11.5bit。

用于图像传感器的模数转换器研究进展

随着物联网、移动设备等应用的发展,图像传感器作为信息感知重要的窗口,需求不断增长。模数转换器是图像传感器的重要组成部分,负责将探测到的模拟信号转换为数字信号,不仅增加了系统的抗干扰能力,提升了系统的性能,还有助于在片内实现数据处理,提高系统集成度。为了适应图像传感器朝着大阵列、高帧频、低功耗、小像素尺寸等方向的发展趋势,模数转换器在速度、功耗、面积等方面存在挑战。文章概述了应用于图像传感器的模数转换器的几种主要架构,分析了这几种架构的优缺点,总结了研究进展以及未来的发展方向。

跃马弃相 直捣黄龙

沈阳 金松(先胜)河北 苗利明 (2004年7月28日弈于沈阳) 仙人指路对卒底炮 1.兵七进一 炮2平3 2.炮二平五 象3进5 3.马八进九………… 此时跳边马是金松的拿手好戏,如改走马二进三,黑方有卒3进1和车9进1两种选择,双方另有攻守。 3.…………车9进1 4.炮五进四………… 炮轰中卒先得实惠,如改走马二进三,黑则车9平4,车一平二,士4进5,车九平八,车4进3,兵三进一,马8进9,马三进四,车4平6,炮八进二,马2进4,炮五平四,

基于CMOS图像传感器应用的斜坡发生器

基于CMOS图像传感器应用,针对列并行的单斜模数转换器设计了一种内在精度高、分辨率可调的斜坡发生器IP核.在建立数学模型的基础上,通过改变参考电压实现分辨率在8bits与10bits之间可调.在3.3V电源电压、10MHz采样时钟下,平均功耗为2.288mw;8位分辨率时最大微分非线性和积分非线性分别为0.12LSB和0.32LSB;10位分辨率时微分非线性<0.38LSB,积分非线性<0.54LSB,满足百万像素阵列数据处理要求.整体CMOS图像传感器芯片采用Chartered 0.35 μm CMOS工艺实现,斜坡发生器所占有效面积仅为150×112μm2.

一种用于CIS列级ADC的片上抗PVT变化高精度自适应斜坡发生器

传统的片上全局斜坡发生器电路容易受工艺、电压和温度(PVT)的影响,导致斜坡信号易失真、线性度差;由于寄生电容的影响,片外校准的难度较大。提出了一种可以抗PVT变化,实现自适应校准斜率的斜坡发生器,采用逐次逼近算法细调和定步长搜索法微调相结合的方式,实现对斜坡的两点校正。斜坡校准电路包括电阻型DAC、电流型DAC、逻辑控制、动态比较器等模块。仿真结果表明,自适应斜坡发生器的平均校准周期约为1.143 ms,校准后斜坡微分非线性为+0.00207/-0.00115 LSB,积分非线性为+0.6755/-0.3887 LSB,在不同PVT条件下校准电压误差小于1.5 LSB,平均功耗仅为1.155 mW,与传统斜坡发生器相比具有精度高、功耗低的优点。

基于概率分布及维度编码的关联规则挖掘

设计一种基于二进制数及项目的支持度分布的Apriori改进算法BF-Apriori。该算法通过分析项目的概率分布并对项目集中的项目按概率从大到小进行排序,经维度编码为二进制数后,降低事务数据库的读取开销和存储开销,同时采用切片运算和剪枝技术降低规则挖掘运算的时间复杂度。实验结果表明,BF-Apriori算法降低了50%左右的存储开销及400%以上的执行时间,能提高数据挖掘的存储效率和运算速度。

基于CMOS图像传感器列级ADC的数字双采样

提出了一种用于CMOS图像传感器的数字双采样10位列级模数转换器.比较器采用失调消除技术,数字双采样通过加/减计数器实现,使复位信号和像素信号的量化结果在数字域做差,消除了像素输出产生的固定模式噪声;列电路由一个比较器、一个计数器和一个锁存选通器组成.采用GSMC 0.18μm标准CMOS工艺对电路进行设计,一个完整的A/D转换时间为11μs,使用Cadence spectre进行仿真,结果表明:ADC的信噪失真比为57.86dB,有效位数9.32,列电路功耗为58.24μW,由比较器的失调和延迟产生的误差可以减小50%.