40nm节点高深宽比接触孔刻蚀电性能稳定性改善

随着工艺节点减小,对高深宽比接触孔形貌和关键尺寸的精准控制变得愈加困难。基于40 nm逻辑器件量产数据,研究了高深宽比接触孔刻蚀工艺参数和刻蚀设备内部耗材的磨损对器件电性能稳定性的影响,并提出了工艺改进方案。通过减小SiO_2厚度,减小接触孔深宽比,从而改善孔内聚合物在孔底部沉积的问题;通过优化刻蚀工艺参数提高SiN/SiO_2刻蚀选择比,保持刻蚀后SiO_2的厚度与改进前工艺相同。测试结果表明,工艺改进后接触孔底部关键尺寸稳定性提升36%,接触电阻稳定性提升20%。通过工艺改进提高了电参数稳定性,对40 nm工艺节点逻辑器件产品良率提升起到了关键作用。