基于并行预测的前导零预测电路设计

前导零预测电路是提高浮点加法器运算速度的一个重要手段,本文提出了一种适用于高速浮点加法器的前导零预测电路。它采用了独特的并行预测算法来分别预测做浮点减法运算时结果为正和为负的两种情况下的前导零数,再通过尾数运算结果的进位来判断运算结果的正负并对前导零预测的结果进行选择。该方法使得浮点减法运算前无需比较尾数的大小,且并行的预测算法共用部分逻辑电路,从而使加法器在运算速度提高的基础上降低了加法器的面积。最终的验证结果表明该方法正确有效。

"前导零预测——并行修正"算法中错误的分析和修正

前导零预测(又称前导-预测)逻辑电路是提高浮点加法器性能的关键.Bruguera和Tomas Lang提出了一种并行修正的算法.该算法结构清晰,且能减少预测的延时.但是该算法存在一个设计失误从而将导致错误的结果.于是分析了错误形成的原因,改进了算法并证明了改进的正确性.

一种同步输出的稀疏树前导零检测电路

为了降低前导零检测电路的延时和提高端口输出的同步性,提出了一种稀疏树前导零检测结构及动态电路的实现方法。通过递归前导零算法表达式定义了两种新的布尔运算逻辑,以构成稀疏树中的结点。精确控制动态电路中预充时钟的偏移量,在抑制电路漏电的同时控制输出端口延时差。该结构能够以最少的逻辑级数和均衡的运算单元负载实现检测前导零功能,对于不同数量的待测信号,通过扩展"点操作"和"块操作"单元互连网络来生成新电路。采用伪随机激励向量验证了电路功能的正确性,大幅缩短了验证时间,在SMIC 40nm工艺下仿真显示,各端口输出延时差小于1ps,数据路径长度可降低20%。

一种128位高性能全流水浮点乘加部件

高精度的浮点乘加融合(FMA)部件一直是高性能微处理器设计追求的目标。提出了一种128位精度全流水FMA体系结构,采用10级平衡流水线,重点对超宽位的乘法器、加法器、前导零预测和规格化进行了流水优化。设计综合的结果表明,基于SMIC0.13μm工艺,该结构频率可以达到465MHz,比现有128位FMA性能提高了130%;在TSMC65nm工艺下,该结构的频率可达到1.075GHz,基本满足高性能计算的要求。

μC/OS优先级调度机制在PowerPC上的优化

μC/OS-II实时操作系统被移植到几乎所有CPU上,在我国嵌入式领域颇具影响力。μC/OS和μC/OS-II是为8位CPU设计的,对于具有优先级算法硬件指令的32位中高端CPU,则应该对其任务调度算法做进一步优化,以得到更好的系统实时响应。本文以一款PowerPC系列中的中低端单片机为例,说明如何使用优先级算法硬件指令改进任务调度算法。

一种改进的浮点乘加器结构的延时分析

针对一种改进的浮点乘加器结构,对关键路径的延时进行定量的估算,并将其与传统乘加器结构的延时进行比较。

WFQ权重比较电路的设计

讨论了一种基于前导零的WFQ权重比较电路的设计,主要描述了逻辑电路的设计方法、仿真和综合等.和传统的设计方法相比,基于前导零方法的设计不仅具有速度的优势,而且在电路的硬件资源消耗方面也具有较好的表现.

一种高速浮点加法器的优化设计

高性能浮点加法器是现代微处理器中的重要部件,是实时图像处理和数字信号处理的核心,同时也是微处理器数据处理的关键路径,其完成一次加法操作的周期基本决定了微处理器的主频。本文介绍了一种高速浮点加法器的优化设计,它通过采用基于Two-Path算法的错位并行改进算法;在前导零预测电路设计中采用并行预测;尾数的54位CLA加法器中采用NAND门来代替以前CLA中常用的NOT门和AND门等一系列的改进措施,从而提高了浮点加法器的速度,使得加法运算由传统的5周期变成3周期,经仿真验证后,加法器的频率能达到350MHz。经仿真验证后,采用逻辑门比传统的浮点加法算法节省了23%。

基于CPLD的四位计数显示

设计的计数器能实现从0到9999的计数,并具备清零功能。计数器采用原理图层次化设计的方法 ,用四位七段数码管显示。通过分时复用技术,实现数码管的分时复用和熄灭前导零。运用QuartusⅡ软件进行设计和功能仿真,最终下载到EPM240T100C5N开发板上验证。

面向RISC-V处理器的高速浮点单元设计

浮点单元是高性能处理器的速度瓶颈之一,基于广泛应用的开源RISC-V浮点单元原型,设计了一种面向RISC-V处理器的高速浮点单元。对该原型中时序最差的浮点融合乘加、整数转浮点、除法开方子模块分别进行静态时序分析,并定位其中需要优化的关键模块。针对该浮点单元原型中存在的问题,提出基于算法优化和流水线优化的设计思路,设计基4 Booth-Wallace乘法模块替代原有多位宽乘法模块,设计基于二叉树的并行前导零检测模块替代原有串行前导零检测模块,增加了部分子模块的流水线级数。基于SMIC 55 nm工艺对优化设计前后的RISC-V浮点单元原型进行了性能评估,优化后的工作频率达到820 MHz,提升了39.46%,而面积开销增加了15.14%。