前导1预测算法的设计与实现

前导1预测(Leading One Prediction,LOP)算法常被用在浮点数的加减运算中,它能与尾数加法器并行工作,从而加快了尾数加法器计算结果的规格化过程,同时,这种方法会带来最多1位的误差。根据对误差的处理方式不同,将预测算法分成了3类,并详细介绍了其中的串行纠错前导1预测算法的具体结构,对其关键的组成部分在算法上进行了选择和优化。它与并行纠错LOP以及传统前导1检测(Leading One Detector,LOD)的逻辑综合的实验结果表明,该算法取得了面积、功耗和延时之间的较好均衡。在实际的应用中,该算法成功地运用在了工作频率为1GHz的三站式双通路(Two-Path)浮点加法器中。

浮点加法运算器前导1预判电路的实现

提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。

基于FPGA的三操作数前导1预测算法的设计与性能分析

针对传统算法的局限,在FPGA平台上设计了直接处理三操作数的前导1预测算法的完整实现方案,可以有效缩短关键路径延时和功耗.重点设计出了三操作数的编码树结构,并依据预编码规则,在FPGA硬件验证平台上对系统结构合理模块化,且采用硬件描述语言VerilogHDL对部分功能进行编程,优化了设计过程,仿真结果表明,设计完成的算法结构较传统算法在关键路径延时上减少36.15%,功耗降低39.20%.

双通道前导1预判模块的全定制版图设计与验证

前导1判断模块是浮点加法运算中不可缺少的部分,在运算结果产生之前就对运算结果进行预测的方式叫做前导1预判,相应的电路叫前导1预判电路。经过改进的双通道前导1预判电路与单通道运算结构相比具有更高的运算速度,而全定制的版图设计方法具有减小单元面积和时延的优点,用全定制版图设计的方法来设计双通道前导1预判模块,能够进一步提高其性能。

一款改进的前导1预判电路的设计与仿真

前导1判断模块是浮点加法运算中不可缺少的部分,在实现的方式上有等待运算结果产生后进行判断和在运算结果产生之前就进行预测两种方式。后一种方式被广泛应用,相应的电路叫前导1预判电路。本文在已有的前导1预判电路的基础上提出了改进,将单通道运算变为双通道运算,可以提高运算速度。

三操作数的前导1预测算法纠错编码模块的设计与实现

针对三操作数预测算法中的预测误差,提出了纠错方案.依据前导1预测的流程以及预编码规则,设计了纠错模块的预编码规则,完成了其整体结构设计,采用硬件描述语言VHDL进行编程,并通过QuartusⅡ进行仿真验证,得到了相应的RTL级电路,最后对仿真结果进行了分析.仿真结果表明,设计完成的算法结构能够有效地完成前导1预测纠错的功能.

浮点乘加部件中三操作数前导1预测算法的设计

提出了一种应用于高效浮点乘加部件的三操作数前导1预测算法。高效浮点乘加部件需要实现三个操作数的前导1预测(LOP)电路,传统的LOP算法不能直接处理三个操作数,通过间接方法实现又会增加关键路径延时并增大电路面积。三操作数LOP算法是针对传统LOP算法的这一局限提出的,可以有效缩短前导1预测电路的延时并减少面积,从而缩短整个乘加部件的延时。文章以龙芯2号通用CPU中浮点乘加部件的106位前导1预测电路为例,分别采用传统LOP算法和三操作数LOP算法实现了电路,实验结果表明,三操作数LOP算法比传统算法延时能降低约16.67%,总面积减少约19.63%。

一种128位高精度浮点乘加部件的研究与实现

高性能高精度的浮点数值处理一直是科学计算追求的目标。为此,本文研究并实现了一种128位浮点乘加融合计算单元。在乘法模块中,使用分块乘法,复用57位乘法模块,减小了数据宽度。采用三输入前导1预期技术,简化了预编码,缩短了预测电路的延时并减小面积。该模块单元使用Verilog语言实现,用Design Compiler进行逻辑综合,在simc0.13μm工艺下频率达202MHz,关键路径延时为4.93μs,面积约为191000门。

浮点加法器电路设计算法的研究

介绍了浮点加法器电路设计的基本算法，阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Ｔｗｏ－Ｐａｔｈ算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导１的预判的基本原理。最后提出了一种进一步改进Ｔｗｏ—Ｐａｔｈ算法的方案。

快速浮点加法器的FPGA实现

讨论了3种常用的浮点加法算法,并在VirtexII系列FPGA上实现了LOP算法。实验结果表明在FPGA上可以实现快速浮点加法器,最高速度可达152MHz,资源占用也在合理的范围内。