基于PAM4信号的发送端分数间隔前馈均衡器设计

为了抑制18英寸FR4背板的高频损耗、提高传输速率,采用TSMC 0.18μm CMOS工艺设计了一种基于PAM4信号的发送端分数间隔前馈均衡器。该均衡器采用源极电容衰减延时单元来提高延时器的带宽,通过电容校准技术调节低频时的群延时,并同时采用电阻和电容校准技术来提高不同工艺角下群延时的平坦度。均衡器芯片的核心面积为0.427 mm×0.475 mm,功耗为258.6 mW。后仿真表明,两路5 Gbps的NRZ信号通过3抽头3T/4间隔的FFE均衡器和18英寸FR4背板传输后,可得到眼图水平张开达95 ps,垂直张开达30 mV的10 Gbps PAM4信号。

一种基于65 nm CMOS工艺的3抽头前馈均衡器

高速串行接口技术是当前高速数据传输的关键技术之一,而前馈均衡器(FFE)是高速串行接口中的重要模块电路。设计了一款工作在40Gb/s、用于高速串口发送端的前馈均衡器;分析了FFE求和模块、延时模块对均衡效果的影响;采用LC网络作为延时单元,并通过设计闭环反馈控制来控制延时时间,解决了高速均衡电路的延时实现问题。电路采用TSMC 65nm CMOS工艺进行设计和仿真,后仿真结果表明,在40Gb/s数据传输时,该3抽头FFE电路具有20dB的均衡能力;在TT_27℃工艺角、1.0V电源电压下,电路功耗为51.52mW。

面向芯粒间互连的低功耗发射机驱动设计

面向UCIe协议提出的芯粒间互连标准,设计与实验了一种面向芯粒(Chiplet)间互连的低功耗发射机驱动。该驱动电路采用了SST电压模驱动器,功耗仅为CML电流模驱动器结构的1/4。此外,该驱动电路基于可调前馈均衡技术,针对不同的信道衰减调整均衡强度,采用去加重均衡的方式提高发射信号质量,最终降低码间干扰。本文设计采用CMOS 28 nm工艺设计,前端仿真结果表明,在0.9 V电压供电时,最大均衡强度为-3.7 dB,当32 Gbps的NRZ信号通过21 mm的信道时(16 GHz奈奎斯特频率处衰减为-2.37 dB),选择合适均衡强度后,输出波形眼图眼高为253 mV(71.8%),眼宽为27 ps(87%),仿真功耗仅为4.0 mW。

56 Gbit/s低功耗分数间隔FFE PAM4 SerDes发射机设计

采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) SerDes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗;采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。

基于FFE均衡和LDPC编码的50 Gb/s光传输实验

先进的调制技术、信道均衡技术和信道编码技术是提高光传输系统性能的三大关键技术。采用双二进制(DB)调制技术、前馈均衡(FFE)技术和低密度奇偶校验(LDPC)编码技术进行光传输实验,经过25 km的标准单模光纤传输后在12 GHz的光接收器件上完成了50 Gb/s速率的数据传输。实验结果表明:FFE能有效地提升光传输系统性能,且选用的LDPC码型的译码门限在2×10-2附近。

基于FPGA的短距离传输信号实时均衡器

实时均衡系统中,训练和更新抽头系数会占用大量的现场可编程门阵列(field-programmable gate array, FPGA)内部资源,限制系统的吞吐量提升。基于最小均方误差算法,使用一种共享抽头系数的并行前馈均衡器(feed-forward equalizer, FFE)结构,通过在单一FFE单元进行训练和更新抽头系数,其他并行FFE单元共享抽头系数的方式优化均衡器的资源占用规模,使均衡器在保证高吞吐量的同时具备自适应信道变化的能力。在基于L-PIC;单片集成硅基光发射机400 Gbit/s CWDM PAM4传输系统中,选用Xilinx XC7VH580T FPGA器件对应采用的并行FFE结构进行仿真分析,通过并行212个FFE单元实现了对2 km传输的53 GBd PAM 4信号(接收机带宽35 GHz)实时均衡。

应用于10 Gbit/s光通信及背板传输的自适应均衡器设计

描述了一种既可用于背板传输也可用于光纤通信的高速串行收发器前端均衡器的设计。为适应光信号在传播中的色散效应,使用前馈均衡器(FFE)加判决反馈均衡器(DFE)的组合,取代了背板通信中常用的连续时间线性均衡器(CTLE)和DFE的组合。设计使用3 pre-tap、3 post-tap和1个main tap的抽头组合方式,兼顾pre-cursor和post-cursor的信号失真,有效补偿范围为15 dB。补偿系数采用完全自适应算法调整,对FFE采用模拟MSE算法调整,DFE引擎采用1/16速率数字sign-sign最小均方差(LMS)算法实现。芯片使用UMC 28 nm工艺流片,输入信号频率为10 Gbit/s。

具有预加重作用的10 Gbps发送端设计

针对10 Gbps高速SerDes发送端信号完整性问题,对关键模块进行优化设计,包括高速串行器、前馈均衡电路(FFE)、电流数模转换器(IDAC)控制电路等。为降低时钟性能的要求,对传统电流模逻辑(CML)串行器进行改进,通过调整时钟占空比的方法,设计四分之一速率的串行器,并依次更替控制输入数据的等相位差时钟,可以得到FFE所需的多路延迟数据。为了均衡由于信道的各种非理想因素产生的信号频率上的衰减,采用IDAC控制抽头系数的三抽头前馈均衡器对线路衰减进行均衡,提出使用MATLAB对信道衰减进行建模,并以此来设计滤波器的方法,快速简便确定抽头系数,将抽头系数映射到IDAC的不同控制位从而获得针对不同信道衰减的FFE。最终,设计基于TSMC 28nm CMOS工艺实现。仿真结果显示数据传输达10 Gbps时高速串行器逻辑正常,数据眼图良好,输出抖动在0.09 UI,满足高速背板通信电路的标准。

JESD204C高速串行接口电路设计技术

由于各种新兴信息技术的出现和发展,设备间传输的数据流量急剧增加,不断推动着具有更高带宽和更低功耗的高速串行接口技术的研究,也促进了各种协议标准向着更高数据率的方向迭代升级。但是高速电路的设计也带来了很多技术和架构设计上的挑战,其中比较大的挑战如信道的插入损耗就要求架构需要做相适应的改变和一些电路技术的使用。本文基于JESD204C协议,首先介绍了该协议的特点和性能指标,随后详细阐述了基于该协议的高速串行接口集成电路的设计架构和关键技术,包括前馈均衡技术和连续时间线性均衡技术,分别对其进行了理论分析和仿真验证,最后通过流片测试对其发挥的作用进行了验证和分析,结果表明相关的均衡技术提高了高速接口的性能,特别在对抗信道的插入损耗方面,发挥了重要作用,对国内外后续的研究提供了参考价值。

基于SST驱动器的低功耗10 Gbit/s发射机

基于SMIC 40nm CMOS工艺,提出了一种可适用于背板与芯片互连的10Gbit/s低功耗发射机。该发射机由半率前馈均衡器、时钟信号接收电路和源串联终端(SST)驱动器组成。前馈均衡器采用半率结构,以降低发射端的时钟信号频率。通过对发射端信号进行预加重,消除了码间干扰的影响。改进了SST驱动器的输出阻抗校准电路,解决了输出阻抗在不同工艺角下的波动问题。在相同输出摆幅下,SST电压模式驱动器的功耗为传统电流模式(CML)驱动器的1/4。结果表明,发射机的数据率为10Gbit/s,传输信道在5GHz Nyquist频率处的衰减为14.2dB。在1.1V电源电压下,传输信道输出信号的眼高为147 mV,眼宽为79ps。发射机的总功耗为20.6mW。

10Gb/s串行接口发送端电路的设计

介绍了一个高速多通道SerDes发送端系统的设计.设计采用65nm CMOS工艺,单通道数据率为10Gb/s.数据通道由一个全速率并串转换Mux电路和一个CML驱动器组成:在并串转换电路的高速部分,为了节省功耗和面积,采用TSPC型的锁存器和触发器代替CML型结构;输出驱动器采用CML结构,并加入一个四抽头的前馈均衡电路以减小数据信号码间串扰的影响;最后为了使信号能够无反射地进行传输,设计了阻抗匹配电路.

一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现

介绍了一种基于4脉冲幅度调制(PAM4)SERDES接收机中的专用数字信号处理器(DSP),主要解决高速串行接口中在50~64 Gb/s的超高速传输速率和20~30 dB大幅度信道衰减下的数据恢复问题.该DSP的32路并行结构使系统能够处理50~64 Gb/s的高速数据信号;同时,应用了16-tap的前馈均衡器(FFE),解决了20~30 dB大幅度信道衰减下的数据恢复问题;运用了最小均方算法(LMS)的自适应算法与FFE结合使用,使其能够在不同的信道衰减下都能够自适应的找到最佳的高频补偿并消除传输信道所产生的衰减影响和码间干扰(ISI)问题;同时,为解决传统判决反馈均衡器(DFE)在实现并行结构时带来的反馈环路的时序紧张问题,采用了预判决式结构改良的DFE,其级联在FFE后用来消除剩余的ISI并判决出正确数据信号从而配合FFE均衡恢复出原数据信号.该DSP架构在通过仿真验证后利用28nm CMOS工艺进行了加工制造,通过仿真验证和测试验证发现其能够在50 Gb/s的传输速率和20~30 dB信道衰减下达到良好的均衡效果.最终的DSP芯片面积为2.02 mm^(2),误码率最低到5.21e-9.

一种用于背板互连的10 Gbit/s接口电路

基于SMIC 40nm CMOS工艺,提出了一种用于背板互连的10Gbit/s I/O接口电路。该接口电路由前馈均衡器(FFE)、接收机前端放大器和判决反馈均衡器(DFE)组成。FFE对发射端信号进行预加重,DFE消除较大的残余码间干扰。重点分析了FFE和DFE在消除码间干扰时存在的问题。使用改进的FFE减少对发射端信号的衰减,保证信号到达接收端时具有较大幅度,实现接收机对信号的正确判决,降低系统的误码率。测试结果表明,系统数据率为10Gbit/s,传输信道在Nyquist频率(即5GHz)处的衰减为22.4dB。在1.1V电源电压下,判决器Slicer输入端信号眼图的眼高为198mV,眼宽为83ps。FFE的功耗为31mW,接收机前端放大器的功耗为1.8mW,DFE的功耗为5.4mW。