一种OFDM剩余载波频偏估计算法的FPGA实现

分析了正交频分复用(OFDM)系统中剩余载波频偏在FFT之后对解调数据的影响,利用OFDM符号中插入的离散导频符号,对剩余频偏进行估计。在对算法进行仿真分析的基础上,提出了算法的现场可编程门阵列(FPGA)实现方案。整个设计过程在QuartusⅡ平台下进行,包括VHDL语言编程、逻辑综合和时序仿真,结果和理论分析相一致,可以用来对剩余频率偏差进行有效的纠正。

一种基于WLAN的OFDM频偏估计算法的FPGA实现

频偏估计是正交频分复用 (OFDM)系统中的关键技术之一。文中分析了基于无线局域网 (WLAN)的OFDM系统载波频偏产生的原因 ,阐述了一种用时域自相关实现频偏估计的算法原理及可行性 ,提出了相应的FPGA实现方案 ,并对实现过程中需要注意的一些问题做了说明。该方案基于IEEE 80 2 .11a协议中的物理层帧结构 ,首先利用 5至 6个短符号进行复数自相关运算 ,然后将相关结果通过CORDIC算法求得它的幅角 ,最后换算成归一化频偏。

HDTV中的小数倍细频偏和采样钟偏移估计

研究了高清晰度数字电视 (HDTV)中的频率同步及采样钟同步技术 .对其中的小数倍频偏和采样钟偏移估计做了算法仿真分析 ,结合实际工程应用提出一种适用于数字视频地面广播(DVB T)编码的正交频分复用 (COFDM)调制系统的小数倍细频偏和采样钟偏移联合估计算法 .并提出了相应的现场可编程门阵列 (FPGA)实现方案 ,设计出的硬件电路经国家高清电视总体组(TEEG)

基于FPGA的频偏估计算法实现

在OQPSK调制的数字无线通信系统中,利用时域自相关算法进行频偏估计时需要进行大量自相关运算,导致运算复杂度较高。针对该问题,对基于相邻接收信号自相关函数相位差的频偏估计算法进行优化,提出一种适合现场可编程门阵列(FPGA)实现的硬件方案。通过对三口RAM读地址的控制进行数据连接实现串行运算,节省了大量硬件资源。使用加减运算对滑动自相关运算进行改进,降低了运算复杂度。对整个系统进行时序仿真验证,结果表明,FPGA实现的频偏估计结果接近于真实值,证明了方案的可行性及算法的正确性。

大频偏卫星扩频信号的基带处理算法的FPGA实现

多普勒频偏一直是卫星通信中不可忽视的消极因素。针对多路混叠的卫星扩频信号下变频以后所产生的大多普勒频偏,在匹配滤波结构中采取改进的部分相关算法,在基于并行导频的信道估计中根据信道状况改变估计长度,实现了大频偏下卫星扩频信号的基带处理。

一种新的频偏估计算法FPGA实现方案

基于IEEE 802.15.4协议信号模型,采用简化频偏估计算法,提出一种适用于突发通信模式,基于频偏估计算法的现场可编程门阵列(FPGA)实现方案。该方案包括定时恢复、频偏估计及频偏纠正模块,通过串行运算等方法解决并行算法资源消耗较大的问题,使用下采样以及双口RAM减小延迟,提高运算速度。采用优化结构的方式,在保证低资源占用率的基础上,使该FPGA硬件实现方案具有较大的频偏估计范围以及较高的频偏估计精度。分析结果证明了其有效性。

OFDM同步与信道估计研究及FPGA实现

针对电力线通信G3物理层协议下,现场可编程门阵列(FPGA)在实现时资源消耗大的问题,提出一种适合于硬件实现的FPGA方案及优化算法,包括本地的存储P符号量化处理、互相关值Q(n)绝对值归一化处理以及奇异值分解等方法。将FPGA实现后的结果与算法仿真的结果进行比对分析,结果证明,该优化算法能够精确地估计信道,可用于硬件实现。

基于FPGA的硅微机械谐振式陀螺仪数据采集系统设计

介绍了一种硅微机械谐振式陀螺仪的结构,给出了调制系数或最大频偏与输入角速度成正比的关系.通过对陀螺仪敏感质量块静电驱动力和双端音叉谐振器输出信号的分析,得出了双端音叉谐振器输出信号的相位差与调制系数之间的关系.提出了一种调频信号最大频偏的检测方法,通过此相位差的计算得出调制系数或最大频差,进而计算出输入角速度的值.设计了一种基于FPGA的数字化解调方案,给出了基于FPGA的数字化最大频差测量电路的测试结果.结果表明测量电路对最大频偏有很好的测量效果.

基于FPGA的OFDM通信系统设计与实现

为在复杂环境下实现远距离抗干扰通信,设计并实现一种基于现场可编程门阵列(FPGA)的正交频分复用(OFDM)通信系统,给出系统方案及关键技术的实现方法。在设计中采用基于前导序列的符号同步算法,实现精确的符号同步,避免同步点靠后而产生符号间干扰。采用一种基于导频的剩余相位补偿算法,消除频率同步后的残余频偏,达到更好的解调效果。实际测试结果表明,该系统能够有效地同步及消除残余频偏,稳定地通信。

基于软件无线电的扩频通信系统同步性的研究

采用现场可编程门阵列FPGA实现软的件无线电技术,控制和调整扩频通信系统的同步性能。介绍了用FPGA实现对采样信号正交数字下变频,完成同步搜索和频偏估计,以及纠正载波频偏和调整码元速率,同步跟踪。系统锁定同步信息并跟踪载波频偏变化,进行扩频码的非相干解调和解扩,最后还原出基带信息,实现同步性。

BCH编译码器新型算法结构的FPGA设计与实现

针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。

基于软件无线电的扩频通信系统同步性的研究

采用现场可编程门阵列FPGA实现软件无线电技术,控制和调整扩频通信系统的同步性能。该系统介绍了用FPGA实现对采样信号正交数字下变频,完成同步搜索和频偏估计,以及纠正载波频偏和调整码元速率,同步跟踪。系统锁定同步信息并跟踪载波频偏变化,进行扩频码的非相干解调和解扩,最后还原出基带信息,实现同步性。

基于FPGA的短波多路并行系统实现及资源优化

随着大规模集成电路技术的不断发展,短波数字通信技术的需求及复杂度的不断增加,运用现场可编程门阵列(Field-Programmable Gate Array,FPGA)完成复杂短波数字通信技术实现是目前短波技术的一个重要研究方向。因此,提出一种短波多路并行数字收发机在FPGA中的设计与实现,通过滤波器资源优化设计,结合资源共享再利用的方式完成短波系统中频偏估计的精确估计及补偿,既能有效降低系统FPGA资源,又同时保证频偏估计及补偿精度,很大程度上提高了系统接收性能。