针对新能源领域对开关变换器具有宽电压增益范围的要求,提出一种多模式变频宽输出LLC变换器。该变换器原边为全桥结构,副边整流器为两级倍压结构,通过控制副边开关管的导通与截止,具有3种不同的电路模式,其增益比为1∶2∶4。各种模式对...针对新能源领域对开关变换器具有宽电压增益范围的要求,提出一种多模式变频宽输出LLC变换器。该变换器原边为全桥结构,副边整流器为两级倍压结构,通过控制副边开关管的导通与截止,具有3种不同的电路模式,其增益比为1∶2∶4。各种模式对应不同的输出电压等级,采用变频控制方式,变换器可以实现50~430 V的宽输出电压范围。多种模式切换,使得变换器具有较窄的开关频率范围(65~100 k Hz)。通过合理的参数设计,变换器可以实现原边开关管零电压开通(ZVS)和副边二极管零电流关断(ZCS)。新的电路拓扑结构降低了副边二极管和副边电容的电压应力,仅为输出电压的一半。在理论和仿真分析基础上,制作了1.3 kW的实验样机。实验结果表明,该变换器可以在保证效率的同时实现宽输出电压范围,适合应用于宽输出场合。展开更多
A multi-stage dual replica bit-line delay （MDRBD） technique is proposed for reducing access time by suppressing the sense-amplifier enable （SAE） timing variation of low voltage static randomaccess memory （SRAM） ...A multi-stage dual replica bit-line delay （MDRBD） technique is proposed for reducing access time by suppressing the sense-amplifier enable （SAE） timing variation of low voltage static randomaccess memory （SRAM） applications. Compared with the traditional technique, this strategy, using statistical theory, reduces the timing variation by using multi-stage ideas, meanwhile doubling the replica bit-fine （RBL） capacitance and discharge path simultaneously in each stage. At a supply voltage of 0.6 V, the simulation results show that the standard deviations of the SAE timing and cycle time with the proposed technique are 69.2% and 47.2%, respectively, smaller than that with a conventional RBL delay technique in TSMC 65 nm CMOS technology （Taiwan Semiconductor Manufacturing Company, Taiwan）.展开更多
文摘针对新能源领域对开关变换器具有宽电压增益范围的要求,提出一种多模式变频宽输出LLC变换器。该变换器原边为全桥结构,副边整流器为两级倍压结构,通过控制副边开关管的导通与截止,具有3种不同的电路模式,其增益比为1∶2∶4。各种模式对应不同的输出电压等级,采用变频控制方式,变换器可以实现50~430 V的宽输出电压范围。多种模式切换,使得变换器具有较窄的开关频率范围(65~100 k Hz)。通过合理的参数设计,变换器可以实现原边开关管零电压开通(ZVS)和副边二极管零电流关断(ZCS)。新的电路拓扑结构降低了副边二极管和副边电容的电压应力,仅为输出电压的一半。在理论和仿真分析基础上,制作了1.3 kW的实验样机。实验结果表明,该变换器可以在保证效率的同时实现宽输出电压范围,适合应用于宽输出场合。
基金Project supported by the National Natural Science Foundation of China （No. 61474001）
文摘A multi-stage dual replica bit-line delay （MDRBD） technique is proposed for reducing access time by suppressing the sense-amplifier enable （SAE） timing variation of low voltage static randomaccess memory （SRAM） applications. Compared with the traditional technique, this strategy, using statistical theory, reduces the timing variation by using multi-stage ideas, meanwhile doubling the replica bit-fine （RBL） capacitance and discharge path simultaneously in each stage. At a supply voltage of 0.6 V, the simulation results show that the standard deviations of the SAE timing and cycle time with the proposed technique are 69.2% and 47.2%, respectively, smaller than that with a conventional RBL delay technique in TSMC 65 nm CMOS technology （Taiwan Semiconductor Manufacturing Company, Taiwan）.
