用VHDL实现的23位快速浮点数加减法器

随着大规模集成电路的不断发展,FPGA/CPLD在数字信号处理、自动控制等方面得到了越来越多的应用。并且伴随着数字化处理技术的不断发展,为满足系统功能的要求,对浮点数运算的速度以及相应占用的资源也就提出了更高的要求。笔者即介绍了以VHDL语言为基础,采用并行算法且计算速度达到33MHz的,对23位标准浮点数实现的高速浮点加减法运算器,并以Cyclone II芯片EP2C20F484为硬件环境,最终进行时序模拟仿真,从而验证该浮点加减法器的正确性和快速特性。

基于CTGAL电路的并行前缀加减法器设计

通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和加法器电路的研究,提出了一种基于CTGAL电路的绝热并行前缀加减法器设计方案。对依据此方案设计的几种并行前缀加减法器进行计算机模拟、分析和比较,结果表明:Ladner-Fischer并行前缀加减法器更适合用CTGAL电路实现,且与利用PAL-2N(Pass-transistor Adiabatic Log-ic-2NMOS)电路设计的绝热并行前缀加减法器相比,该加减法器的每个周期平均节省能耗约56%。

一种基于时序的加/减法器组优化方法

针对现场可编程门阵列(Field Programmable Gate Array,FPGA)电路模块中混合加/减法器组的时序优化问题,本文提出了一种在寄存器传输级(Register-Transfer-Level,RTL)综合优化阶段考虑加/减法器的输入端口数据位时延的正负矩阵优化方法,有效地利用了FPGA芯片中的进位链结构。在FPGA公司软件工具平台上的算法实现和芯片测试结果显示,这种正负矩阵优化方法相比于传统方法取得了很好的时序优化效果。