大约束度Viterbi译码器中路径存储单元的设计

维特比(Viterbi)译码器由于其优良的纠错性能,在通信领域有着十分广泛的应用。用FPGA实现Viterbi译码算法时,其硬件资源的消耗与译码速度始终是相互制约的两个方面,通过合理安排加比选单元和路径度量存储单元可有效缓解这一矛盾。基于基4算法所提出的同址路径度量存储管理方法能在提高译码速度同时有效降低译码器的硬件资源需求。

Viterbi译码器ACS单元的一种新设计

通过研究几种高速Viterbi译码器的ACS(加比选)单元的结构,提出一种ACS单元新的设计方法。设计中采用Radix-4网格结构,能提高译码器的吞吐量;而简单的逻辑可以有效降低译码器的资源占用率。

一种高速Viterbi译码器的优化设计及Verilog实现

文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

OFDM基带系统接收器中高性能Viterbi译码器的FPGA实现

提出了一种应用于OFDM基带系统的高速Viterbi译码器的新结构,该译码器采用全并行结构以提高速度,采用矢量差的"1范数"代替欧氏距离作为软判决译码距离以减小硬件开销,以一种改进的归一化管理高效的解决了PMU单元的数据溢出问题,采用一种分块循环回溯算法以减少延时,并用Verilog语言具体实现.实验表明在该译码器以较少的资源实现了较快的速度,完全满足IEEE802.11a的协议标准,具有较高的实用价值.

IEEE802.11a基带系统中高速Viterbi译码器的FPGA实现

提出了一种应用于IEEE802.11a协议系统的高速Viterbi译码器的新结构,以一种改进的归一化管理高效的解决了PMU单元的数据溢出问题、采用一种分块循环回溯算法以减少延时,并用Verilog语言具体实现。实验表明在该译码器以较少的资源实现了较高的速度,完全满足IEEE802.11a的协议标准,具有很高的实用价值。

应用于无线局域网的高速维特比译码器电路

介绍了一种应用于无线局域网的Viterbi译码器,在802.11aWLAN系统的多传输速率下工作,且可以在不同的编码率下工作。在电路的设计中采用了全并行加比选单元和幸存路径存储单元,应用了一种路径长度归一的方法,在不影响性能的前提下,使实现简单并且大大减低了运算量,并达到了高速、实现简单的标准。

基于FPGA的高性能Viterbi译码器的设计

卷积码的Viterbi译码算法已经被广泛地应用到通信和信号处理的各个领域.为了兼顾性能和面积,文中设计的(2,1,7)卷积码的Viterbi译码器采用串并结合的方式,对译码器的核心部分加比选单元作出了较大改进,在性能和资源的占用等方面较传统的译码器有了较大改善.

适用于TD-SCDMA系统的Viterbi译码及其DSP实现

介绍了一种适用于TD-SCDMA系统链路的Viterbi译码方法,并利用CCS集成环境平台和TMS320C55X DSP芯片实现了仿真分析。文中介绍了维特比译码的原理、算法及维特比译码实现的过程。通过对经典Viterbi译码算法的理解及优化,编写出了针对TD-SCDMA手机终端的Viterbi译码DSP程序,同时在CCS环境下给出了硬件的仿真结果。由分析及测试结果表明,该设计程序在运行周期上得到了很大的优化,系统译码的效率也很高。

一种适用于导航系统的维特比译码器电路设计与仿真

设计了一种适用于导航系统的低功耗、串行维特比译码器电路.介绍了设计的维特比译码器电路的整体结构和各部分硬件电路的设计与特点,仿真结果显示设计的维特比译码器电路能够正常译码,并能纠正传输过程中的错误比特;SMIC0.18μm工艺下的综合结果表明译码器电路的面积只有4102门,功耗为399.514μW.

利用有限资源实现高速Viterbi解码

文中提供一种分组方法简单,兼顾连线复杂性与存储空间有限性的Viterbi解码方法,并提出三种处理方法,可以依据实际情况选定所需的处理结构。

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.

卷积码Viterbi译码的优化与实现

给出了一种(2,1,6)卷积码Viterbi译码器的FPGA设计方案,重点对加比选单元进行了优化,采用预计算和查表技术来实现加比选单元,以替代传统的加比选结构,具有节省资源,速度快,性能稳定等特点。

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。