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高速Viterbi译码器中加-比-选单元的设计与实现
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作者 张昌芳 雷菁 《信息技术》 2004年第12期25-28,32,共5页
限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元。文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法。本文进一步发掘了该算法的并行性,并利用FPG... 限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元。文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法。本文进一步发掘了该算法的并行性,并利用FPGA内寄存器资源丰富的特点,在Xilink的FPGA上采用流水线结构实现了基于M步"加-比-选"算法的"加-比-选"单元。仿真结果表明,该方案有效地克服了传统"加-比-选"单元的"瓶颈"效应,极大地提高了Viterbi译码器的译码速率。 展开更多
关键词 VITERBI译码 一步“加-比-选 M步“加-比-选 流水线 FPGA
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An Asynchronous Implementation of Add-Compare-Select Processor for Communication Systems
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作者 赵冰 仇玉林 +1 位作者 吕铁良 黑勇 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第5期886-892,共7页
A novel asynchronous ACS(add-compare-select) processor for Viterbi decoder is described.It is controlled by local handshake signals instead of the globe clock.The circuits of asynchronous adder unit,asynchronous compa... A novel asynchronous ACS(add-compare-select) processor for Viterbi decoder is described.It is controlled by local handshake signals instead of the globe clock.The circuits of asynchronous adder unit,asynchronous comparator unit,and asynchronous selector unit are proposed.A full-custom design of asynchronous 4-bit ACS processor is fabricated in CSMC-HJ 0.6μm CMOS 2P2M mixed-mode process.At a supply voltage of 5V,when it operates at 20MHz,the power consumption is 75.5mW.The processor has no dynamic power consumption when it awaits an opportunity in sleep mode.The results of performance test of asynchronous 4-bit ACS processor show that the average case response time 19.18ns is only 82% of the worst-case response time 23.37ns.Compared with the synchronous 4-bit ACS processor in power consumption and performance by simulation,it reveals that the asynchronous ACS processor has some advantages than the synchronous one. 展开更多
关键词 asynchronous circuits Viterbi decoder ACS response time
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高速VITERBI译码器的研究与设计 被引量:1
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作者 李庆 李选中 +1 位作者 江汉红 何文浩 《微电子学与计算机》 CSCD 北大核心 2009年第1期109-112,117,共5页
设计了一个高速(2,1,6)Viterbi译码器,通过采用并行基-4结构和比特级进位保存算法(Carry-Save Arith-metic),改进了Viterbi算法中加-比-选单元(Add-Compare-Select Unit)的结构,消除传统行波进位加法(Ripple-CarryAdder)结构中的进位链... 设计了一个高速(2,1,6)Viterbi译码器,通过采用并行基-4结构和比特级进位保存算法(Carry-Save Arith-metic),改进了Viterbi算法中加-比-选单元(Add-Compare-Select Unit)的结构,消除传统行波进位加法(Ripple-CarryAdder)结构中的进位链,缩减了Viterbi译码器的关键路径,从而提高译码速度,可用在中、高速数字通信的不同应用场合中. 展开更多
关键词 VITERBI译码器 进位保存算法 加-比-选 高速
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改进型全并行Viterbi译码器设计与实现 被引量:1
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作者 丁文锐 刘添君 熊小军 《无线电工程》 2009年第11期49-51,共3页
卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针... 卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针对传统Viterbi译码设计上的不足进行了改进和优化,给出了硬件实现的逻辑原理框图,并利用EDA设计工具基于FPGA来设计实现Viterbi译码模块。最后分析了译码器综合后的资源占用情况并通过时序仿真验证了译码可靠性。 展开更多
关键词 VITERBI 现场可编程门阵列 加-比-选 度量截断
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无线通信中的低功耗维特比译码器设计 被引量:2
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作者 朱坤顺 杨红官 +1 位作者 樊晓华 乔树山 《计算机工程》 CAS CSCD 2014年第10期114-117,共4页
针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采... 针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。 展开更多
关键词 维特比译码器 低功耗 加-比-选 路径度量存储 路径相消 幸存路径
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