基于真单向时钟正沿触发寄存器的边沿触发器设计

针对锁相环电路中鉴频鉴相器(PFD)和分频器传输速度的问题,设计搭建了一种基于真单向时钟正沿触发寄存器(TSPC)的边沿触发器。实现了在1 GHz频段高速传输的功能,且结构简单、传输延迟短和功耗低等优点。传统的主从式D触发器(MS DFF)采用多个传输门和反相器级联的结构,传输延迟大且有较大的传输功耗,锁相环电路也因此受到极大的限制;而基于TSPC的D触发器采用动态逻辑架构,将传输的数字信息储存于动态刷新逻辑中,以极简单的结构和较少的晶体管实现了信息储存和传输的功能。在仿真软件中对两种结构的DFF分别进行仿真,仿真得出所设计的TSPC DFF在500 MHz频率下传输延时为70 ps,而传统MS DFF在同样环境传输延时为120 ps,TSPC DFF较于MS DFF在高频传输下有着明显的优势。