动态双频跳频电台接收端FPGA设计

为解决动态双频跳频电台跳频信号解跳频这一关键技术的硬件实现,依照动态双频跳频同步方案,设计了跳频电台接收端的整体结构,研究了跳频电台接收端解跳频的数学模型,采用Verilog HDL语言在EP4CE6F17C8芯片上实现了两种解跳频器设计方案,分别为IP核乘法器解混频+带通滤波+BPSK解调方案和加法树乘法器解混频+带通滤波+改进型DPSK解调方案。测试结果表明,两种方案都能实现跳频电台接收端解跳频器功能,后一方案消耗硬件资源更少,更符合跳频电台接收端多通道并行运算要求,为下一步研制动态双频跳频电台样机提供了技术参考。