用于高速运算单元的时钟延迟动态多米诺逻辑电路的设计

时钟延迟多米诺逻辑是一种自定时的动态逻辑。时钟延迟多米诺逻辑门的输出信号是单向跳变的,但它可以提供倒相和非倒相的输出。使用这种动态逻辑可以大大提高运算电路的速度。本文通过一个64位的快速并行加法器的实现说明时钟延迟多米诺的特性及其设计方法。这个快速并行加法器用于高性能的64位微处理器的运算单元中。采用O.25μmCMOS工艺设计了这个加法器。加法器在最坏情况下的运算时间是700ps。这个时钟延迟多米诺加法器比使用相同单元库和技术的静态逻辑加法器快2.3倍。

64位超前进位对数加法器的设计与优化

设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进位对数加法器原理,提出了改进四进制Kogge-Stone树算法的64位超前进位对数加法器结构,并结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路。该加法器采用SMIC 0.18μm CMOS工艺实现,在最坏情况下完成一次加法运算时间为486.1 ps,与相同工艺和相同电路结构采用静态CMOS实现相比,大大减少了加法器各级门的延迟时间,取得良好的电路性能。