FPGA动态局部重构在通用远程接口单元设计中的应用

为了提高飞机机载机电系统的信号处理终端设备——远程接口单元(RIU)的通用性、配置的灵活性、故障后自修复能力等,研究了通用远程接口单元(GRIU)的系统架构。在硬件结构上,由开关矩阵桥接各类机载机电信号;应用FPGA动态局部重构(DPR)技术,由模块化BIT文件流实现机载机电子系统的功能配置和故障后重构。介绍了RIU的作用和特点,DPR的设计方法,并以起落架系统和液压系统为例,给出了GRIU在机载机电系统中的工程应用方法。

基于动态局部重构的HCRP协议的研究

基于 FPGA 的动态局部重构技术,提出了 FPGA 片上系统获取远程可下载硬核模块并动态加载的实现方式,进一步提出了 HCRP 协议的基本框架。

基于模块化的FPGA局部动态重构设计与实现

针对软件无线电设计理念,提出一种基于模块化的逻辑处理资源可重构方法,主要研究现场可编程门阵列(FPGA)局部动态重构设计与实现方法。重点描述了三种动态可重构功能的设计方法及实现流程,并对系统的局部动态重构进行了实验验证。通过实验表明,该架构的FPGA局部动态重构速度快、可靠性高,满足平台动态加载多种波形的需求。

局部动态可重构FPGA的备份与恢复技术

对于FPGA在数字化设计应用中智能化、动态灵活的新需求,以局部动态可重构为基础,将逻辑功能抽象为类似软件进程的硬件进程,结合实时任务RT Linux内核实现硬件进程调度,通过FPGA局部功能备份与恢复技术实现在操作系统层对FPGA片上逻辑功能进行实时中间状态备份、功能中断重载切换及原始功能中继运行恢复。在FPGA上实现多任务并行可切换调用,并验证硬件功能线程调度及硬件进程的备份、切换、恢复功能,为FPGA在适应智能、高效、高动态、高可塑性的前沿数字系统设计提供新思路和实用参考。

基于局部动态可重构技术的多通道数据采集系统

可重构技术既具有硬件任务的高效性又具有软件任务的灵活性,近年已经成为研究热点,并越来越广泛的应用到实际系统之中.应用在化工、电力、冶金等行业的大型监控系统中的多通道数据采集系统具有高可靠性、强实时性和高并行性特点,典型的多通道数据采集系统普遍采用ASIC集成电路设计,可配置性、灵活性和扩展性差,本文提出一种将局部动态可重构技术应用到多通道数据采集系统的设计方案,提高了系统的可配置性和应用范围,并且系统具有更高的实时性和并行性.

基于局部动态自重构的微系统芯片低功耗设计研究

针对航天综合电子系统小型化对国产微系统芯片低功耗的设计要求,提出了一种基于局部动态自重构技术的片内动态时钟管理解决方案.分析微系统芯片功耗的构成,确定了以降低芯片动态功耗为切入点,采用集成数字时钟管理单元DCM替换晶振作为加速处理单元DSP芯片的时钟源.根据任务执行需求,应用局部动态重构技术,适时动态调整DSP的工作时钟,以降低空负载下芯片的能量损耗.测试结果表明,所提出的方案在保证实时性的同时,有效地降低微系统芯片的整体功耗.

基于System Generator的动态局部可重构设计方法

在动态局部可重构设计过程中,系统级设计到现场可编程门阵列(FPGA)硬件实现,还需要大量的寄存器传输级(RTL)硬件语言编写,导致设计效率下降的问题。针对该问题,以Xilinx公司最新提出的动态局部重构设计流程———早期获取部分可重构(EAPR)为基础,利用System Generator软件,提出一种动态局部重构的设计方法,该方法削减了大部分手动硬件语言编写,使设计流程趋于简单,在一定程度上提高了设计效率。

基于EAPR的FPGA局部动态重构实现

针对数字逻辑系统规模扩大出现的单片电路资源利用率下降的问题,提出了一种基于EAPR的FPGA局部动态重构实现方法.该方法结合EAPR设计思想和Virtex-5芯片的特点,通过ISE软件进行模块设计和PlanAhead软件的重构实现,完成了XC5VLX50T(1FF1136)芯片的局部动态重构.仿真和实验结果表明:该方法需下载的文件大小仅为普通方法的21.9%;能实现对芯片内部资源的有效管理和合理利用,为实际工程中利用有限的资源实现更大规模的逻辑设计提供参考.

基于EAPR流程的动态局部可重构实现

介绍实现动态局部可重构的方法,以EAPR流程为例,阐述通过时/空复用技术实现动态局部自动重构的基本过程。在此基础上,使用芯片内嵌的硬核处理器Power PC405来调度和管理芯片上其他可编程逻辑资源的自重构过程。在Virtex-Ⅱ Pro开发板上进行验证,结果表明,使用较小容量的FPGA硬件资源,可完成超过其容量规模的系统设计。

基于FPGA的局部动态可重构技术研究

可重构技术作为嵌入式系统中软硬件结合的设计方法,在可靠性、系统高集成度方面有很大优势。现场可编辑门阵列(Field Programmable Gate Array,FPGA)不仅可以满足这些客观需求,还加强了系统的自适应性,降低了开发成本。文章介绍了动态局部重构的实现方法,并在早期获取部分可重构(Early Access Partial Reconfiguration,EAPR)方法的基础上加以改进。之后使用Xilinx生产的Virtex-ML403开发板实现整个设计,验证该方法的有效性,保证系统的稳定,在实际应用的实现中有利于对资源有效的管理和合理的利用。

FPGA动态局部可重构中基于TBUF总线宏设计

FPGA动态局部可重构技术通常将系统划分为固定模块和可重构模块,可重构模块与其他模块之间的通信都是通过使用特殊的总线宏实现的。总线宏的正确设计是实现FPGA动态局部可重构技术的关键。在研究了FPGA动态局部可重构技术中基于三态缓冲器(Tri-state Buffer,TBUF)总线宏结构的基础上,采用Xilinx ISE FPGA Editor可视化的方法实现总线宏的设计,并借助可重构硬件平台——XCV800验证板,通过设计动态可重构实验,论证总线宏设计的正确性。

激光子系统光通信机主控单元的动态重构研究及实现

基于大规模FPGA+DSP处理器的硬件处理方式是空间在轨任务常用的硬件架构,但是由于整机结构及重量等的限制,处理器及控制芯片面积需求越来越小,为了解决资源、重量和面积之间矛盾问题,从处理器特性及现有使用状况出发,深入研究现场可编程逻辑门阵列(field programmable gate array,FPGA)动态局部可重构方法,采用对比法,与固定重构方法进行对比,分析了固定重构及动态全局重构方法的不足,提出了改变嵌入式处理器FPGA的控制逻辑,即采用动态重构和刷新的方法,实现对该芯片部分逻辑资源的时分复用,从而实现了系统的功能切换,以期为相关人员或者有同样技术难题的项目领域提供参考。

在线动态可重构SoPC系统设计与实现

针对SoPC系统远程实时更新的实际需要,设计并实现了一种基于Virtex-ⅡPro XC2VP30平台的在线动态可重构SoPC系统。该系统应用IRL设计理念和局部动态重构技术,利用Xilinx公司的ISE8.2、EDK8.2、PlanAhead10.1和SystemGen-erator10.1等开发工具,对算术运算和音频处理模块进行局部动态重构和远程实时更新。经实验结果表明,该系统能够通过局部动态重构技术使电路重构的时间缩短到1s左右,还能够完成配置文件的远程在线实时更新,适用于地理位置较偏远、对安全性要求较高的场合。

基于EAPR的通用总线自重构系统设计

随着计算机技术以及微电子技术的迅速发展,测试系统正从单一功能系统向通用系统方向发展。针对多种通用总线,采用最新的基于EAPR的动态局部重构方法,并结合基于FPGA的嵌入式开发流程,设计了一套微处理器加FPGA的动态局部自重构系统。该系统有一个重构区域,可以实现CAN总线、ARINC 429、232和422不同总线的时分复用或某些总线的混合使用。利用Virtex-4上集成的微处理器控制内部配置访问端口ICAP完成不同总线通信模块的动态重构,并在FEM025开发板上进行自重构验证,以小规模硬件逻辑资源实现了大规模系统功能。

可重构密码处理结构中重构机制及对性能的影响

重构机制对可重构密码处理系统的性能有着重要的影响,该文从全局、局部、静态、动态几方面提出了流水化可重构密码处理结构中重构机制的分类,给出了各种机制的吞吐率和延迟公式,并分析了几种机制的性能和实现代价,最后给出了在采用局部动态重构机制的可重构密码处理结构中密码处理的性能。

利用局部刷新技术提高FPGA运行稳定性

卫星作为重要的航天器之一,在很多领域中都发挥了很大的作用,具有代表性的就是信息传递、军事侦察等领域。局部刷新技术是SRAM型FPGA一种新兴的可重配置技术,它的出现适应了现代卫星的发展需求,在本文中,通过重配置手段,实现了对基础的嵌入式系统的设计,此系统是以FPGA为前提所构成的,同时,对于微处理器Micro Blaze、AXI总线以及ICAP控制器的使用,进行了一定的分析,最后,通过硬件平台的安装,确保了可重配置系统的顺利运行,并实施了对软件的开发等工作,具体为定时器、IGAP、GPIO以及串口接收和发送模块,在设计内所选择的设计措施,主要为基于EAPR的部分重配置的设计方法。结果表明局部刷新技术是一种对抗宇宙空间单粒子效应的有效方法,能极大提高航天器的运行稳定性。

一种新型无线传感器网络节点设计

提出了一种基于FPGA动态局部重构技术的无线传感器网络节点设计方案,通过FPGA高效的计算能力来提高节点的处理能力,同时采用动态局部重构技术进行功耗控制。根据所提方案进行了硬件平台的设计,并在此平台上对可重构的流程及实现方法进行了验证。实验结果表明,该方案能够实现无线传感器网络节点的部分可重构,在减小功耗的同时具有较强的运算能力。

一种DPR中总线宏的设计方法

针对传统的实现FPGA局部动态可重构中总线宏的设计方法比较复杂的问题,提出了一种Virtex-5 FPGA局部动态重构中基于Slice的总线宏的简易设计方法。在介绍总线宏基本原理的基础上,分析传统设计方法的复杂性,结合Virtex-5芯片的结构特点,以Xilinx的ISE9.1i和PlanAhead9.2.7开发软件为依托,通过宏文件获取、模块例化和连线以及放置总线宏来实现总线宏的设计。实验和仿真结果表明,该方法简单易行、灵活性强,能够工程化应用于Virtex-5 FPGA的局部动态重构设计中。