一种FPGA时钟频率动态重置设计

所谓时钟频率动态重置,即通过软件动态地改变电路的工作时钟频率。本文结合作者项目研发,提出一种基于DCM的时钟频率动态重置算法。通过采用一个状态机动态驱动FPGA数字时钟管理器DCM的动态重配置端口DRP,不需要向FPGA重新加载新的比特数据流就可以对DCM进行参数设置,以达到软件动态改变电路模块工作频率的功能。硬件上,我们设计了一个用户可控的时钟频率动态重置系统,用户通过上位机直接输入相应参数即可改变相应模块的工作频率。

一种基于混合模式时钟管理器的时钟频率动态重置改进算法

针对现有混合模式时钟管理器(Mixed-Mode Clock Manager,MMCM)动态重置算法占用大量ROM空间、与用户交互性不强的问题,提出一种MMCM动态重置改进型算法(IDRA).MMCM有7个输出端,可为不同电路模块提供时钟信号,直接输入MMCM输出端口序号和频率值即可改变相应端口的输出时钟频率.动态重置端口(Dynamic reconfiguration port,DRP)与加强型MMCM原型连接,采用状态机来驱动DRP,顺序实现读取输出端口寄存器地址、选择改变输出时钟频率或相移、读取分频值、使能端口寄存器读写等功能.最后,给出0号输出端口时钟频率由100MHz降为50MHz的仿真波形,此频率可变范围为4.69～700MHz.