一种14位80 MS/s流水线型A/D转换器设计

基于SMIC 0.18μm CMOS工艺,设计了一种14位80 MS/s的流水线型A/D转换器(ADC)。为了降低ADC整体功耗,首级电路采用2.5 bit无采样保持(SHA-less)结构。进一步,基于套筒式共源-共栅结构提出了一种改进型运放,通过复制尾电流反馈技术和增益提高技术的应用提升了运放的速度和增益,且功耗较低。比较器仅采用动态锁存器以减小级间延迟。还采用了栅压自举开关降低开关导通电阻,提高采样网络带宽和线性度。芯片测试结果表明,在1.8 V电源电压、采样频率为80 MHz的条件下,输入信号频率分别为10 MHz和70 MHz时,ADC的动态参数性能相差不大。其中,输入信号频率为70 MHz时,信噪失真比(SNDR)为72.2 dB,无杂散动态范围(SFDR)为85.82 dB,有效位数(ENOB)为11.7 bit,品质因数(FoM)为0.38 pJ/(conv·step)。

0.8V低功耗高速1∶2分频器

采用UMC0.13μm CMOS标准工艺,设计并实现了一种最高工作频率为17GHz的1∶2分频器芯片.该芯片由基本分频器单元和输入输出缓冲组成.设计中为使分频器在低电源电压下正常工作,通过分析不同高速锁存器的结构特点,选择单端动态负载锁存器作为基本分频器单元.对单端动态负载锁存器进行直流分析可知,降低电源电压对采样模式的影响比保持模式大.在片测试结果表明:芯片电源电压最低可达0.8V;当电源电压为0.8V时,芯片在3～17GHz频率范围内正常工作;当输入信号频率分别为3和17GHz时,在10MHz频偏处,输出信号的相位噪声分别为-124.44和-120.62dBc/Hz.芯片面积为412μm×338μm,总功耗为3.84mW.

10～37 GHz CMOS四分频器的设计

给出基于0.13μm CMOS工艺、采用单时钟动态负载锁存器设计的四分频器。该四分频器由两级二分频器级联而成,级间采用缓冲电路实现隔离和电平匹配。后仿真结果表明其最高工作频率达37 GHz,分频范围为27 GHz。当电源电压为1.2 V、工作频率为37 GHz时,其功耗小于30 mW,芯片面积为0.33×0.28 mm2。