一种动态CMOS逻辑电路中互连线网的功耗估计方法

提出并证明了一种简便、快速的功耗估计方法:通过加入异或门将动态CMOS逻辑电路中的耦合电容变为接地电容,变换后的电路与原电路具有完全相同的功耗,从而可以采用现有的门级功耗估计工具求得整个电路的功耗。考察了在已知节点信号概率和节点信号间相关系数的条件下,通过相关系数法得到互连线网功耗的方法。可以证明,两种方法是等价的,即加入异或门可以隐含地保证信号的相关性,并且去耦过程毫无精度损失。最后,通过加入更复杂的逻辑电路,还可以将静态CMOS电路去耦,从而可以利用传统的动态电路的节点概率方法求出静态电路的功耗。

低功耗0.18μm 10Gbit/s CMOS 1∶4分接器设计

为了实现光纤通信系统中高速分接器低功耗的需求,采用0.18μm CMOS工艺实现了一个全CMOS逻辑10 Gbit/s 1∶4分接器.整个系统采用半速率树型结构,由1∶2分接单元、2分频器单元以及缓冲构成,其中锁存器单元均采用动态CMOS逻辑电路,缓冲由传输门和反相器实现.在高速电路设计中采用CMOS逻辑电路,不但可以减小功耗和芯片面积,其输出的轨到轨电平还能够提供大的噪声裕度,并在系统集成时实现与后续电路的无缝对接.测试结果表明,在1.8 V工作电压下,芯片在输入数据速率为10 Gbit/s时工作性能良好,芯片面积为0.475 mm×0.475 mm,核心功耗仅为25 mW.