一种动态CMOS逻辑电路中互连线网的功耗估计方法

提出并证明了一种简便、快速的功耗估计方法:通过加入异或门将动态CMOS逻辑电路中的耦合电容变为接地电容,变换后的电路与原电路具有完全相同的功耗,从而可以采用现有的门级功耗估计工具求得整个电路的功耗。考察了在已知节点信号概率和节点信号间相关系数的条件下,通过相关系数法得到互连线网功耗的方法。可以证明,两种方法是等价的,即加入异或门可以隐含地保证信号的相关性,并且去耦过程毫无精度损失。最后,通过加入更复杂的逻辑电路,还可以将静态CMOS电路去耦,从而可以利用传统的动态电路的节点概率方法求出静态电路的功耗。

低功耗CMOS三值动态双传输管逻辑电路

为实现多值逻辑电路,提出了一种新的采用双传输管逻辑的多值逻辑(MVL)电压型动态电路设计方案.基于该方案设计了三值反相器、文字运算电路、三值与门/与非门和或/或非门等基本电路,并采用标准CMOS工艺来实现这些电路.通过在预充电阶段将输出信号预充至逻辑值“1”来避免电路级联时的电荷再分配问题.采用双传输管逻辑结构来保证输出信号具有完整的逻辑摆幅和高噪声容限.分析结果表明,新设计方案消除了输出悬空态,其规则结构使得输入信号的负载对称性好,减少了延迟时间对输入数据的依赖.采用0.25μmCMOS工艺参数及3V电源的SPICE模拟结果验证了所提出的电路具有高速及低功耗的特点.

低功耗CMOS逻辑电路设计综述

分析了 ＣＭＯＳ逻辑电路的功耗来源，从降低电源电压、减小负载电容和逻辑电路开关活动几率等方面论述了降低功耗的途径。讨论了深亚微米器件中亚阈值电流对功耗的影响以及减小亚阈值电流的措施，最后分析了高层次设计对降低功耗的关键作用，说明低功耗设计必须从设计的各个层次加以考虑，实现整体优化设计。

一种新型高动态范围CMOS图像传感器结构设计

阐述一种新型的高动态范围CMOS图像传感器结构。在新型CMOS图像传感器中,像素包括两个具有不同感光灵敏度的光电二极管以及多个电荷-电压转换增益档位,列电路具有多个模拟电压增益档位。根据该结构和读出方法,对每个像素只进行一次信号电压的读取,可以显著缩短行读出时间,进而提高帧率。

CMOS负阻单元逻辑电路及其发展前景

在回顾了多值逻辑(MVL)电路的优点、分析了共振隧穿器件(RTD)电路的特点和比较了各种类型负阻器件性能的基础上,提出了利用CMOS型负阻单元作为基础性器件设计并实现CMOS型逻辑电路的新概念,并指出了此研究领域的几个重点研究内容和方向。

MOS器件直接隧穿栅电流及其对CMOS逻辑电路的影响

随着晶体管尺寸按比例缩小,越来越薄的氧化层厚度导致栅上的隧穿电流显著地增大,严重地影响器件和电路的静态特性,为此,基于可靠性理论和仿真,对小尺寸MOSFET(metal-oxide-semiconductor field effect transistor)的直接隧穿栅电流进行研究,并通过对二输入或非门静态栅泄漏电流的研究,揭示直接隧穿栅电流对CMOS(complementary metal oxide semiconductor)逻辑电路的影响。仿真工具为HSPICE软件,MOS器件模型参数采用的是BSIM4和LEVEL 54,栅氧化层厚度为1.4 nm。研究结果表明:边缘直接隧穿电流是小尺寸MOS器件栅直接隧穿电流的重要组成成分;漏端偏置和衬底偏置通过改变表面势影响栅电流密度;CMOS逻辑电路中MOS器件有4种工作状态,即线性区、饱和区、亚阈区和截止区;CMOS逻辑电路中MOS器件的栅泄漏电流与其工作状态有关。仿真结果与理论分析结果较符合,这些理论和仿真结果有助于以后的集成电路设计。

新型高速CMOS逻辑电路系列74AC之研究

采用最新CMOS VLSI技术研制成了新一代高速逻辑电路——2μm硅栅CMOS逻辑74AC系列,其运行速度、最高频率和负载能力均达到甚至超过先进的第三代TTL系列74ALS,而仍保持CMOS IC的基本优点.本文介绍其设计、制造和主要特性,分析、讨论它同其它电路系列,特别是和74ALS的异同及其发展前景.用它采取代74ALS,不仅可大大降低系统的总功耗,且将开辟用现今的74ALS、LS或74HC无法实现的新的应用领域.它的发展潜力还相当大.

2微米先进CMOS逻辑电路74AC系列特性研究

本文着重介绍新型硅栅CMOS逻辑电路74AC系列的主要特性及其与其它电路系列,特別是第三代双极型TTL 74ALS的比较。该电路系列兼具CMOS IC低功耗、高抗干扰、宽电源电压和温度范围以及双极型高速、强负载能力等特点,其优值更优于现今的其它诸电路系列。可望用它来取代74ALS。

高帧频大动态范围CMOS图像传感器时序控制电路的设计与实现

本文主要论述了CMOS图像传感器时序控制电路的系统设计和实现方法 .针对双采样结构的图像传感器 ,分析了常用的并行式曝光方式和滚筒式曝光方式两种时序控制方法及其具体实现过程 ,并根据时序控制电路的功能仿真和在FPGA上的验证结果 ,对二者进行了比较 。

基于时间域读出的大动态范围CMOS图像传感器

设计了一款基于时间域读出的大动态范围CMOS图像传感器。传感器基于一种新型的结构,其可在时间域下探测高输入光强,在模拟域下探测低输入光强。该设计在传统电容反馈式跨阻放大器(CTIA)的基础上,新增了时间域测量电路,在不改变原有积分过程的同时可实现连续的大动态范围。基于0.35μm,5 V-CMOS工艺进行了256×1线列CMOS图像传感器流片,光电二极管面积为22.5μm×22.5μm,并对器件的光电特性进行了后仿真验证。仿真测试结果表明,基于时间域读出的图像传感器可实现96 dB的大动态范围,且时间域和模拟域的两路输出信号可同步输出,功耗为7.98 mW。

基于种群协同进化算法的固定极性动态逻辑电路功耗优化

基于电路的动态逻辑实现形式,建立了固定极性XNOR/OR电路低功耗极性优化问题的数学模型;针对传统遗传算法(TGA)和量子算法(TQA)的优势和不足,借鉴合作型协同进化思想,提出了种群协同进化算法(PCEA)。该算法包含主体种群和小规模的量子比特种群,采取两种群并行进化、统一评估和主体种群择优重组的进化策略。主体种群采用包括选择、交叉和变异在内的常规进化方式。量子比特种群采用均匀进化和多次测量的进化方式,以便得到一组尽可能均匀覆盖解空间的个体补充到主体种群,避免算法出现"早熟"现象。最后,8个MCNC Benchmark电路的测试结果表明了PCEA的优化效果及其稳定性。

一种新型高性能CMOS电流模式的动态规划电路

为了提高片上网络中最优化计算的动态规划电路的速度和精确度,提出了一种CMOS电流模式的winner-take-all/loser-take-all(WTA/LTA)电路.该电路设计了一个可再生结构放大输入电流的差距并加速比较,从而提高了电流比较的解析度和速度;使用了输出选择的方式来减小电流镜引起的失配误差,从而改善了输出电流的精确度.采用TSMC 180nm工艺技术和1.3V工作电压的仿真实验表明,所提出的WTA/LTA电路可以达到1nA的解析度和99.5%的精确度,同时具有高速、低功耗特性.使用该电路作为基本计算单元的八节点动态规划电路,在相同仿真条件下与未改进的动态规划电路相比,计算延迟减小约60%,同时精确度提高约80%.

“并与”、“串或”方法快速求解CMOS逻辑门电路输出结果

文章对于分析CMOS逻辑门电路输出端写出逻辑函数式的问题,从“线与”的概念出发,提出“并与”、“串或”的分析方法,来简化CMOS逻辑门电路逻辑功能的分析过程,从而快速得到输出端逻辑函数式。这种方法为简单明了地总结CMOS逻辑门电路的逻辑功能,提供了一定的解题方法及思考。

基于动态卡诺图对时序逻辑电路设计方法的优化

在传统数字电路设计中,在保证逻辑功能正确的前提下,尽可能简化逻辑函数表达式以获得最简的电路。在目前国内的一些主要教材中,介绍时序逻辑电路设计时,当获得触发器的状态方程后,都是将状态方程和所选用的触发器的特性方程进行人为比较,得到触发器的驱动方程,这样获得的激励函数并不能保证一定是最简的,常常还需要进行某些修正。本文提出动态卡诺图的概念,利用触发器的状态变化来填写卡诺图,给出了J、K触发器的动态卡诺图化简技术和设计方法,这种设计方法解决了传统时序电路设计中卡诺图画包围圈不能遵循包围圈最大原则的问题。

一种用于CMOS图像传感器的高动态范围Sigma-Delta调制器

介绍了一种采用Tower 180 nm CMOS工艺设计的高动态范围Sigma-Delta调制器,该调制器用于CMOS图像传感器的高动态范围读出电路。分析了调制器动态范围的主要影响因素,采用基于Cascode反相器的自调零积分器,得到较大的积分器输出摆幅和积分增益。为了降低功耗,加入动态偏置型比较器,使该调制器具有高动态范围和低功耗的优势。加入瞬态噪声的调制器后仿真结果表明,在等效带宽16 kHz内,1.8 V电源电压和4 MHz的采样时钟下,调制器的动态范围为103 dB,功耗仅为356μW。该调制器满足CMOS图像传感器的高动态范围要求。

基于数据驱动动态逻辑电路的桶形移位器设计

介绍了一种新型数据驱动的动态逻辑电路。该电路去除了时钟信号,利用适当的输入数据来保持电路正确的逻辑操作。基于数字驱动的动态逻辑电路,设计了一种新型低功耗、高性能的8位桶形移位器。仿真结果表明,在相同的工作频率下,与基于传统动态逻辑电路的8位桶形移位器相比,新型8位桶形移位器的版图面积减少了40%,速度提高了17%,功耗-延迟积减少了14%。

CMOS电路内结点桥接故障的动态IDDQ可测性研究

采用了动态IDDQ测试方法来探讨静态CMOS电路桥接故障的可测性。

动态CMOS电路的电流测试

本文通过对具有引起低阻抗的内部桥接缺陷的单相动态模块进行单相时钟动态CMOS集成电路的电流测试分析,得出结果表明,电流测试是对通常逻辑测试方法的有效补充。由于内部桥接缺陷在电路中产生不高不低的电平,使得基于电平比较的逻辑测试方法难以奏效。本文还给出可进行电流测试的单相内部桥接的理论范围。

新型全数字锁相环的逻辑电路设计

设计出一种新型全数字锁相环(enhancedphase-lockloop,EPLL)的逻辑电路。该电路基于轨迹跟踪原理实现与交流基波成分的同步,其锁相速度快,精度高。同时,为兼顾锁相速度和稳定性的设计要求,提出调节EPLL动态参数的新方法,获得具有优化结构的全数字锁相逻辑电路。锁相跟踪实验验证了该锁相环技术的性能,证实了其在提取和分析谐波方面的有效性。