条件推测性十进制加法器的优化设计

随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。

基于并行前缀结构的十进制加法器设计

针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。

浅析一个实验电路的错误

分析了一个异步十进制加法计数器实验电路的错误 ,介绍了异步十进制加法计数器典型电路。

结合一个实验项目进行实验考试的尝试

电子技术基础是一门实践性很强的技术基础课程,实验课在课程中占有相当重要的地位。实验考试是对学生实验能力和教师教学质量的全面检验。本文介绍了我院工科本科管理类专业多年来电子技术基础课程结合一个实验项目进行实验考试的具体做法、效果与体会。

关于MIS的应用

电工学中庄适当增加有关MIS的应用,用超前进位四位二进制加法器设计构成二——十进制加法器,用3线—8线译码器构成全加器。