极化码半平行SCL译码器的FPGA实现

在5G通信技术高标准要求下,极化码的出现给了研究人员新的方向。其在离散无记忆信道下,理论上能达到香农极限。目前,连续删除列表(Successive Cancellation List,SCL)译码算法公认具有较好的性能,然而平行结构的译码复杂度太高,而且计算单元利用率较低。为了取得硬件译码复杂度和译码性能的平衡,设计了基于半平行结构的极化码译码器,降低了对硬件资源的消耗,提高了计算单元的利用率。设计码长为1 024,码率为1/2,列表宽度L=32的极化码SCL译码算法。译码器在100 MHz的工作频率下的吞吐率可达到25.60 Mbps。

基于FPGA的极化码半平行CA-SCL译码器设计

极化码(Polar Codes,PC)是一种在理论上能达到香农极限的纠错编码技术,其受到广泛学者的研究。传统的连续删除(Successive Cancelation,SC)译码算法在有限的情况下性能较差,学者对其优化,提出了公认具有较好性能的CA-SCL算法。为了该算法在硬件实现中取得译码性能与硬件译码复杂度的平衡,使用Quartus II设计了基于FPGA的半平行CA-SCL极化码译码器,此设计实现了较小的硬件资源占用率及较高的吞吐率。最后使用Matlab从量化与未量化来验证该算法优异的译码器性能。设计码长为1024,码率为1/2,列表宽度L=32的极化码CA-SCL译码算法。译码器在150MHz的工作频率下的吞吐率可达到25.6Mbps,资源占用率仅为7%。