NAND Flash协处理系统弹载记录仪

针对弹载存储系统在复杂测试环境中存储速度和可靠性受限的问题,提出基于协处理系统配合同步NAND Flash以提高存储速度和存储系统可靠性的小型弹载记录仪。该记录仪采用协处理系统与主控制系统协同工作的方式,主控制系统完成数据采存和上位机互联,协处理系统完成对Flash的操作与控制。通过分析传统弹载记录仪的优化方向,在协处理系统中加入了三种技术:以整合好块地址为基础的坏块管理策略,以可控起始地址为基础的数据读取方式和以Flash存储阵列为基础的“边擦边写”的二级流水操作。改善了传统弹载记录仪中坏块管理降低存储速度及系统触发条件判断不稳定导致数据丢失等问题。仿真与实弹测试结果表明,基于NAND Flash协处理系统的弹载记录仪实现了以6.4 GHz的采样率对8通道的模拟信号进行采集,可应用于高过载试验中弹道相关参数在较高数据传输速率情况下的可靠性采集与存储。

智慧家庭协处理系统

本文介绍了一款智慧家庭协处理系统,实现了家庭智能寻物、忘带物品提醒、物品离身报警、安全防范、设备控制等功能。智慧家庭协处理系统由家庭网关、路由节点、传感器节点、便携式控制节点组成。

32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusⅡ7.2开发软件及该公司的StratixⅡFPGA器件验证实现,并主要完成了协处理器寄存器的读/写,虚拟/物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。

32位嵌入式CPU中系统控制协处理器的设计与实现

系统控制协处理器是MIPS体系结构CPU中必需的一个单元模块。它最主要的功能就是利用一系列特权寄存器记录当前CPU所处的状态,负责异常/中断处理,提供指令正常执行所需的环境。本文论述了一个实现MIPS4Kc指令集CPU中系统控制协处理器的设计,包括对特权寄存器写操作的实现,精确异常处理机制和全定制后端物理设计。

基于FPGA可扩展的Mapreduce架构设计与实现

在基于机群的Mapreduce架构模型基础上,提出了一种基于CPU和FPGA环境、可扩展的Mapreduce架构。通过网络连接和驱动模块,实现了计算机软件与可编程硬件之间的通信,其中,CPU主机主要完成于文件系统的通行,将复杂耗时的运算过程转移到FPGA平台中处理,并引入内部流水线处理过程,大幅度加速了系统运算过程。同时,该架构可将更多的任务扩展到多个FPGA平台,弥补了器件内部存储资源的局限性,提高了系统的性能。此外,软硬件之间的命令、状态等信息交互为管理在FPGA中扩展任务提供了有效途径。实验证明,此架构在大幅提高运算速度的同时,提供了较好的底层设备可扩展性和管理的灵活性。