双端口静态存储器测试方法研究

随着信息化和数字化技术的发展,双端口静态存储器在高速多处理器系统中广泛应用。其具有的高性能提高了存储器测试的复杂度,增加了测试时间。在保证测试覆盖率的情况下降低测试复杂度和测试时间是双端口静态存储器测试的关键。论文分析了双端口静态存储器的结构和功能,研究了双端口静态存储器的读写功能失效模式和仲裁控制模块功能失效模式,并提出了一种"同测"方法的测试算法设计,给出了基于V93000测试系统的实现方法,有效地减少了测试向量操作长度,提高了测试效率。

基于V93000的异步双端口静态存储器测试研究

随着计算机应用领域的不断发展,处理的信息量越来越多,对存储器的工作速度和容量要求也越来越高,异步双端口静态存储器在高速多处理系统中广泛应用。因此,研究异步双端口静态存储器测试具有十分重要意义。该文以IDT公司的IDT70V631S高速256K*18异步双端口静态存储器器件为例,介绍了异步双端口静态存储器的基本工作原理,阐述了基于V93000测试系统的MTP软件生成测试向量的方法,从而更高效、简便地对异步双端口静态存储器进行评价。

双端口存储器的研究与应用

随着嵌入式系统的不断发展和应用,数据的存储速度和方式已受到越来越多人的关注。数字信号处理器能实时快速地实现各种数字信号处理算法,而DSP的控制功能不强,可以采用8051单片机控制数据采集板。而单片机与DSP处理器通过双口RAM进行通信,同时双口RAM的控制信号通过译码电路得到。通过双口RAM IDT7133的构造、工作原理及其在DSP和单片机的应用方面,详细地介绍了双口RAM。

单向双端口SRAM的测试算法

描述了一种检测单向双端口 SRAM失效的算法 ,采用了基于字的测试方法 ,可以有效地检测字间失效、字内失效和同时读写失效 ,具有失效覆盖率高和测试时间复杂度低的优点。

双端口SRAM抗写干扰结构的优化设计

针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

基于双MCU与双端口SRAM的高速传感系统设计

随着半导体设备的广泛使用,对传感器测量系统的需求也大大增加,传统的传感器测量系统将MCU(微控制单元)与传感器组合使用,用于实时采集、处理和分析数据,但是受限于存储容量、处理速度、测量精度等无法满足高速实时处理数据的需求。基于此,设计了一种基于双端口SRAM的高速传感系统,使用双MCU结合双端口SRAM结构实现更高的数据吞吐量和更快的处理速度。测试表明,在相同主频和相似程序工作流程下,双MCU传感系统比单MCU传感器测量系统的工作时间更快,且双MCU系统完成相同工作所需的时间随着芯片的主频的降低,差距成倍增加。研究结果为采用低主频芯片实现高实时性响应系统提供了思路。

针对嵌入式Cache的内建自测试算法

通过分析嵌入式Cache存储器中使用的双端口字定向静态存储器 (SRAM )和内容可寻址存储器 (CAM )的功能故障模型 ,提出了有效地针对嵌入式应用的DS MarchCE和DC MarchCE测试算法 ,解决了以往算法用于嵌入式系统时故障覆盖率低或测试时间长导致测试效率低的问题 利用MarchCE算法并结合Cache系统的电路结构特点 ,设计并实现了一套集中管理的内建自测试测试方案 此方案可以并行测试Cache系统中不同容量、不同端口类型的存储器 ,并且能够测试地址变换表 (TLB)的特殊结构 ,测试部分面积不到整个Cache系统的 2 %

基于USB接口的变电站自动化系统中通信控制器的设计

变电站自动化系统中采用通信控制器负责与上位机及调度中心的通信。传统的设计抗干扰能力差,且安装不便。本设计则利用USB总线的优点,采取多种抗干扰措施保障数据通信的安全高效,并对USB传输机制作了简要的介绍。

基于嵌入式系统的Internet网络隔离元件设计

现代社会信息高速发展，信息安全也引起人们的高度关注。嵌入式系统的Internet网络隔离元件就是针对信息安全进行设计的，为人们在平时使用网络时进行信息安全防护。