基于优化模型的纳米器件逻辑单元单粒子瞬态仿真研究

空间辐射诱发的单粒子瞬态(SET)是航天电子系统可靠性的主要威胁。本文分析了现有电荷注入仿真模型的不足,提出了一种改进的结合灵敏体和双极扩散机制的电荷收集模型,综合考虑了寄生双极放大效应和电荷共享效应,可针对不同角度、不同线性能量传输值(LET)的重离子入射版图不同位置,计算获取SET平均脉宽及敏感截面分布。该方法已集成于项目组自研TREES软件,并针对商用65 nm工艺库中的多种逻辑单元开展了相关仿真计算。结果表明,该方法可在物理版图设计阶段评估单粒子瞬态截面及脉宽分布,为版图屏蔽SET设计加固提供基础参考数据。

22nm全耗尽型绝缘体上硅器件单粒子瞬态效应的敏感区域

基于3D-TCAD模拟,研究了22 nm全耗尽型绝缘体上硅(fully depleted silicon-on-insulator,FDSOI)器件单粒子瞬态(single-event transient,SET)效应的敏感性区域。对比了使用单管和使用反相器来研究器件SET敏感性区域的方法,从而分析实际电路中重离子轰击位置对22 nm FDSOI器件SET敏感性的影响,并从电荷收集机制的角度进行了解释。深入分析发现寄生双极放大效应对重粒子轰击位置敏感是造成器件不同区域SET敏感性不同的原因。而单管漏极接恒压源造成漏极敏感性增强是导致单管与反相器中器件SET敏感区域不同的原因。修正了FDSOI工艺下器件SET敏感性区域的研究方法,与单管相比,采用反相器进行仿真,结果更符合实际情况,这将为器件SET加固提供理论指导。

一种先进CMOS工艺下抗单粒子瞬态加固的与非门

先进纳米集成电路工艺的发展使得微电子器件翻转的阈值电荷不断降低,导致数字电路中由单粒子效应引起的软错误率增加。为加强集成电路中标准单元的抗辐射特性,本文提出了一种抗单粒子瞬态(single-event transient,SET)加固的与非门结构。在三阱工艺下,通过将下拉网络中每一个NMOS管的衬底和源极各自短接,便有效地提高了与非门抗辐射性能,而且随着输入端数目的增加,本文提出的与非门加固效果更加明显。利用Sentaurus TCAD软件的混合仿真模式进行粒子入射仿真实验,对于与输出节点相连的NMOS管采用经过工艺校准的三维物理模型,其他MOS管采用工艺厂商提供的Spice模型。结果显示:在40 nm工艺下,当入射粒子线性能量传输(linear energy transfer,LET)值为10 MeV·cm^(2)/mg时,本文提出的2输入与非门能够在3种输入的情况下降低输出电压扰动幅度。其中在N_(2)管关闭的输入模式下,达到了对单粒子入射免疫的效果;对于3输入与非门,即使在“最坏”输入的情况下,也能使输出电压翻转幅度降低85.4%。因此,本文提出的与非门加固方法起到了显著的抗单粒子瞬态效果。

一种低压差线性稳压器的单粒子瞬态失效分析和加固设计

随着集成电路特征尺寸的不断缩减,CMOS集成电路的单粒子效应问题越来越严重。为了提高低压差线性稳压器(LDO)的单粒子瞬态(SET)效应加固效果,该文通过SPICE电路仿真和重离子实验研究了一种28 nm CMOS工艺LDO的SET失效机制,并研究了关键器件尺寸大小对SET脉冲的影响,提出一种有效的LDO加固方法。SPICE电路仿真发现这种LDO的敏感节点主要位于误差放大器(EA)内部。功率管(MOSFET)栅极节点的环路滤波电容会明显地影响单粒子瞬态脉冲的幅度,也会轻微地影响单粒子瞬态脉冲的宽度。误差放大器内部关键节点的器件尺寸会影响稳压器输出的单粒子瞬态脉冲的幅度和宽度。通过增加功率管(MOSFET)栅极节点电容和调整误差放大器内部相关节点器件尺寸的方法对LDO进行了SET加固设计。电路仿真和重离子实验结果表明这种加固方法能够有效地降低LDO输出的单粒子瞬态脉冲的幅度和宽度。

28 nm Polarfire FPGA单粒子瞬态脉冲宽度检测技术研究

本文依据28 nm Polarfire FPGA内部资源布局特点对两种SET脉冲宽度检测电路进行结构设计。以故障注入方式,从时间分辨率、检测精度、宽度测量阈值、死时间以及资源占用这5个TDC电路功能指标出发,研究两种SET脉冲宽度检测电路的差异,并分析影响SET脉冲宽度检测电路的因素。结果表明:在Polarfire FPGA中,当两种检测电路的理论SET脉冲宽度检测范围相同时(86~1 000 ps),可变延时脉冲宽度检测电路的资源占用相对较小,但检测精度比抽头延时脉冲宽度检测电路低约43 ps,检测阈值高约200 ps,且存在有1.4 ns的死时间。综合对比结果,在Polarfire FPGA中检测宽脉冲(>344 ps)选用抽头延时脉冲宽度检测电路,而窄脉冲选用可变延时脉冲宽度检测电路进行检测。

纳米FinFET的单粒子瞬态与Fin结构的相关性研究

工艺差异引起的Fin结构变化会造成纳米FinFET器件呈现不同的电学特性,使器件的单粒子瞬态效应(SET)复杂化。基于电学特性校准的14 nm SOI标准型FinFET器件,构建了弹头型、三角型、阶梯型、半圆型及底部椭圆型等5种结构,分析了SET的表征量与Fin结构参数间的相关性,并利用灰色理论,研究了它们之间的内在关联性。结果表明,器件的收集电荷量、沉积电荷量与Fin的截面积显著相关;SET电流峰值、电子-空穴对产生率峰值及双极放大系数同时依赖于Fin的截面积和等效沟道宽度,且对等效沟道宽度的依赖性更强。

基于保护门的纳米CMOS电路抗单粒子瞬态加固技术研究

随着器件特征尺寸的缩减,单粒子瞬态效应(SET)成为空间辐射环境中先进集成电路可靠性的主要威胁之一。基于保护门,提出了一种抗SET的加固单元。该加固单元不仅可以过滤组合逻辑电路传播的SET脉冲,而且因逻辑门的电气遮掩效应和电气隔离,可对SET脉冲产生衰减作用,进而减弱到达时序电路的SET脉冲。在45 nm工艺节点下,开展了电路的随机SET故障注入仿真分析。结果表明,与其他加固单元相比,所提出的加固单元的功耗时延积(PDP)尽管平均增加了17.42%,但容忍SET的最大脉冲宽度平均提高了113.65%,且时延平均降低了38.24%。

一种抑制单粒子瞬态响应的SiGe HBT工艺加固技术仿真

基于0.13μm SiGe BiCMOS工艺,开展了无深槽NPN SiGe HBT工艺和器件仿真。模拟了带深P阱SiGe HBT的制备过程、常规电学特性和重离子单粒子效应。该器件与常规器件相比表现出更优的单粒子瞬态(SET)特性,在关态的SET响应峰值下降了80%,在最大特征频率工作点的SET响应峰值下降了27%,瞬态保持时间也大幅减小。使用深N阱和深P阱隔离同时抑制了集电区-衬底结的漂移载流子收集和衬底扩散载流子收集的过程,极大地提高了器件的SET性能。

P型阱接触布局对于单粒子瞬态脉冲宽度的影响

针对40 nm体硅双阱工艺CMOS(complementary metal oxide semiconductor)反相器的单粒子瞬态敏感效应(single event transient,SET),通过3维TCAD(technology computer aided design)仿真软件模拟计算,研究了P阱接触面积对于单粒子敏感性的影响。仿真结果表明,重离子轰击N型有源区时,增大P阱接触面积可稳定器件的电势和减小双极放大效应,有效减小SET脉冲宽度;重离子轰击P型有源区时,器件受到多种效应影响,增大P阱接触面积虽能减小双极放大效应,但会产生强内建电场,加剧载流子漂移收集,导致SET脉冲宽度增加。此外,阱接触与晶体管的距离对SET脉冲宽度也有一定影响。研究结果表明,增大阱接触与晶体管之间的距离一定程度上可减小SET脉冲宽度,但在轰击P型有源区的情况下,增大阱接触与晶体管之间的距离反而会增大SET脉冲宽度。传统的加固手段对P型阱接触也有较好的作用,但在特定情况下会起到反作用。

基于d级单粒子态的能实现大小比较的半量子隐私比较

本文提出一个新颖的基于d级单粒子态的能实现大小关系比较的半量子隐私比较(Semiquantum Private Comparison,SQPC)协议.该协议假定存在一个被允许按照他自己的意愿错误行事但不能与其他任何人共谋的半忠诚第三方(Third Party,TP).在TP的帮助下,该协议能比较出两个经典用户秘密信息的大小关系.正确性分析表明,该协议能得到正确的比较结果;安全性分析表明,该协议能抵抗一些著名的外部攻击和参与者攻击.该协议仅采用d级单粒子态作为初始量子资源,只需要TP进行d级单粒子测量,并且能确保TP无法知道准确的比较结果.与目前唯一能实现大小关系比较的SQPC协议[Quantum Inf.Process.20,124(2021)]相比,该协议在初始量子资源的实验制备、TP的实验测量以及TP是否知道比较结果这几个方面具有一定的优势.

集成电路单粒子瞬态效应与测试方法

随着器件尺寸的等比例缩小,单粒子瞬态效应对集成电路的影响愈发明显,其产生机理及作用更加复杂。从集成电路单粒子瞬态脉冲的产生机理及模型出发,讨论分析了模拟和数字集成电路的单粒子瞬态效应,介绍了单粒子瞬态脉冲宽度的测试方法与测试结构。

光电耦合器的单粒子瞬态脉冲效应研究

利用脉冲激光模拟单粒子效应实验装置研究光电耦合器HCPL-5231和HP6N134的单粒子瞬态脉冲(SET)效应。实验获得了相关器件的单粒子瞬态脉冲波形参数与等效LET的关系,并甄别出器件SET效应的敏感位置,初步分析了SET效应产生的机理。利用脉冲激光测试了光电耦合器的SET宽度与等效LET的关系,并尝试测试了两种光电耦合器的SET效应的截面,其中,HCPL-5231的实验结果与其他文献利用重离子加速器得到的数据符合较好,验证了脉冲激光测试器件单粒子效应的有效性。

一款抗单粒子瞬态加固的偏置电路

通过增加一个NMOP、PMOS和一个电阻组成的单粒子瞬态抑制电路,设计了一种新的抗单粒子瞬态加固的偏置电路,该偏置电路具有较高抗单粒子瞬态能力.为了证实其抗单粒子能力,基于SIMC 130nm CMOS工艺设计了传统的及提出的抗单粒子瞬态两种结构的偏置电路.仿真结果表明,对于提出的加固偏置电路,由单粒子引起的瞬态电压和电流的变化幅值分别减小了约80.6%和81.2%;同时增加的单粒子瞬态抑制电路在正常工作状态下不消耗额外功耗,且所占用的芯片面积小,也没有引入额外的单粒子敏感结点.

SiGe BiCMOS线性器件脉冲激光单粒子瞬态效应研究

验证SiGe BiCMOS工艺线性器件的单粒子瞬态(Single Event Transient, SET)效应敏感性,选取典型运算放大器THS4304和稳压器TPS760进行了脉冲激光试验研究。试验中,通过能量逐渐逼近方法确定了其诱发SET效应的激光阈值能量,并通过逐点扫描的办法分析了器件内部单粒子效应敏感区域,并在此基础上分析了脉冲激光能量与SET脉冲的相互关系,获得了单粒子效应截面,为SiGe BiCMOS工艺器件在卫星电子系统的筛选应用以及抗辐射加固设计提供数据参考。

运放和光耦的单粒子瞬态脉冲效应(英文)

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲(SET)效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.

单粒子瞬态效应硬件注入模型实现和仿真

基于量化组合逻辑门延迟思想和扫描测试的方法,提出了一种适用于FPGA硬件模拟单粒子瞬态效应的门级注入模型.该模型考虑了电气掩蔽效应对脉冲传输的影响,通过该模型可以对组合电路任意逻辑门进行错误注入.基于该模型对ISCAS’85基准电路进行单粒子瞬态的研究,实验结果表明该脉冲产生方法高效,注入速度达到105 faults/s.

光电耦合器4N49单粒子瞬态脉冲效应的试验研究

通过脉冲激光模拟单粒子效应,对光电耦合器4N49的单粒子瞬态脉冲(SET)效应进行了试验研究。在10V工作电压下,获取了4N49在特定线性能量传输(LET)值下的SET波形特征及其变化规律,得到了器件SET效应的等效LET阈值为10MeV.cm2.mg-1,而饱和截面数值则高达1.2×10-3cm2。试验验证了4N49的SET效应对后续数字电路的影响状况,定量研究了SET效应减缓电路的有效性,通过设计合理的电路参数可将器件在5V工作电压下的SET效应阈值由7.89MeV.cm2.mg-1提高至22.19MeV.cm2.mg-1。4N49的SET效应试验研究为光电耦合器SET效应的测试及防护措施的有效性验证提供了新的试验方法。

基于四值脉冲参数模型的单粒子瞬态传播机理与软错误率分析方法

随着工艺尺寸的不断缩小,由单粒子瞬态(Single Event Transient,SET)效应引起的软错误已经成为影响宇航用深亚微米VLSI电路可靠性的主要威胁,而SET脉冲的产生和传播也成为电路软错误研究的热点问题。通过研究SET脉冲在逻辑链路中的传播发现:脉冲上升时间和下降时间的差异能够引起输出脉冲宽度的展宽或衰减;脉冲的宽度和幅度可决定其是否会被门的电气效应所屏蔽。该文提出一种四值脉冲参数模型可准确模拟SET脉冲形状,并采用结合查找表和经验公式的方法来模拟SET脉冲在电路中的传播过程。该文提出的四值脉冲参数模型可模拟SET脉冲在传播过程中的展宽和衰减效应,与单参数脉冲模型相比计算精度提高了2.4%。该文应用基于图的故障传播概率算法模拟SET脉冲传播过程中的逻辑屏蔽,可快速计算电路的软错误率。对ISCAS’89及ISCAS’85电路进行分析的实验结果表明:该方法与HSPICE仿真方法的平均偏差为4.12%,计算速度提升10000倍。该文方法可对大规模集成电路的软错误率进行快速分析。

考虑单粒子多瞬态故障的数字电路失效概率评估

为了准确评估电路的失效概率,提出一种考虑单粒子多瞬态(SEMT)的数字电路失效概率评估方法.该方法通过解析电路门级网表提取SEMT故障位置对;使用双指数电流源模型模拟故障注入,通过SEMT脉冲复合模型将SEMT脉冲转化为复合的SET脉冲并沿数据通路向下游传播;在脉冲传播过程中,使用SEMT脉冲屏蔽模型评估逻辑屏蔽、电气屏蔽与时窗屏蔽效应,使用电路失效概率计算方法得到电路总体失效概率.实验结果表明,与同类方法相比,文中方法计算结果更为精确;与基于统计的蒙特卡罗方法相比,该方法的相对误差仅为2%,能够有效地指导集成电路容错设计.

深亚微米CMOS反相器的单粒子瞬态效应研究

针对小尺寸CMOS反相器的单粒子瞬态效应,分别采用单粒子效应仿真和脉冲激光模拟试验两种方式进行研究。选取一种CMOS双反相器作为研究对象,确定器件的关键尺寸,并进行二维建模,完成器件的单粒子瞬态效应仿真,得到单粒子瞬态效应的阈值范围。同时,开展脉冲激光模拟单粒子瞬态效应试验,定位该器件单粒子瞬态效应的敏感区域,捕捉不同辐照能量下器件产生的单粒子瞬态脉冲,确定单粒子瞬态效应的阈值范围,并与仿真结果进行对比分析。