基于累加器的时延故障单跳变测试序列生成

对时延故障测试提出了一种采用累加器实现测试序列生成的方案。该方案通过对累加器作可测性设计,并复用其硬件电路,所生成的测试序列具有单个位跳变特性。已有的理论和实验结果都表明这种单跳变测试序列在时延故障测试中具有比多跳变序列更高的强健故障覆盖率。同以往方法相比,该方案主要特点是具有更低的硬件成本,同时,产生所有单跳变向量的时间也接近理论最小值。由于该方案对系统累加器的复用而减少了对系统的性能开销,可有效的用于强健时延故障内建自测试的测试序列生成。

单跳变敏化

出于定量地测量被测通路的传输延迟的考虑 ,文中提出一种基于波形敏化的“单跳变敏化”的概念 ,对波形敏化与传统的通路敏化的区别 ,以及基于波形敏化的单跳变敏化的特点进行了分析 ,并利用带时间参数的测试产生系统 DTGWTP[7] 取得了单跳变敏化的实验结果 .利用单跳变敏化在目标通路的原始输出线上输出单跳变的特点 ,可以进行时延故障诊断 .实验数据表明 ,单跳变敏化的覆盖率远远高于单通路敏化的覆盖率 。

累加器实现的时延故障单跳变测试序列生成

时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。

基于确定模式的伪单跳变测试矢量生成技术

提出了一种基于确定模式的伪单跳变测试矢量生成方法,它是在折叠计数器确定模式的基础上,采用LFSR编码折叠计数器种子,通过选定的存储折叠距离来控制测试模式,使得产生的测试矢量之间实现伪单跳变。由于是在确定模式基础上进行的研究,没有改变原来的测试矢量,所以故障覆盖率不会改变,却大大降低了测试功耗。这样既保证了高故障覆盖率,又解决了不同种子所生成的测试矢量之间的重叠冗余。研究结果不仅表明该方案具有很好的数据压缩率,而且证明了该方案的有效性。

一种采用单双跳变的低功耗确定性BIST方案

为实现低功耗和高故障覆盖率,基于单跳变测试技术和2-bit扭环计数器,提出一种新型的单双跳变的确定性测试向量产生器.首先,与一般的确定性测试方案直接存储确定性种子不同,利用ROM存储控制信号并通过单双跳变生成确定性种子和确定性测试向量,这样控制信号的长度约为确定性种子的1/2,有利于降低功耗并节约存储空间.其次,2-bit减法计数器合理地过滤了冗余向量,大大缩短了测试时间并降低总体能耗.最后,为了适应不同的测试需求,还设计了相应的测试向量压缩算法和三种x指定算法.实验结果表明,平均功耗分别降低了42.36%、32.32%、38.94%,测试长度分别减少了77.6%、86.1%、84.3%,测试数据分别压缩了79.4%、65.2%、68.1%.

低功耗单输入跳变测试理论的研究

介绍一种随机单输入跳变(RSIC)低功耗测试方案.基本原理是在原线性反馈移位寄存器(LFSR)的基础上加入代码转换电路,对LFSR输出的随机测试向量进行变换,从而得到随机单输入跳变测试序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗.文中给出了RSIC测试序列的生成准则,以CC4028集成电路为被测电路作了研究,结果表明在进行低功耗测试时,单输入跳变测试序列比多输入跳变测试序列更加有效,在不影响故障覆盖率的情况下可以将开关翻转活动率降低到58%,证实了该方案的实用性.

伪单输入跳变测试序列的测试生成器设计

为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短.

一种基于FPGA的准单输入跳变序列生成器设计

本文针对一种准单输入跳变序列测试生成器的测试缺点,提出了一种改进的设计方案并且利用EDA技术在FPGA芯片上进行了设计实现。

阵列乘法器通路时延故障的内建自测试

阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。

基于FPGA的低功耗测试生成器的设计

文中介绍了一种以LFSR为基础的准单输入跳变序列测试生成器,并且利用EDA技术在FPGA芯片上进行了设计实现。为产生低成本、低功耗的电子系统测试信号提供了一种简单易行的方法。

基于折叠集合的确定模式BIST的低功耗设计

提出了一种确定模式BIST的低功耗设计方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试矢量之间实现单跳变。由于是在确定测试矢量基础上进行的研究,而没有改变原来的测试矢量,因而故障覆盖率不会改变,这样既保证了高故障覆盖率又解决不同种子所生成的测试模式之间的重叠、冗余。研究结果表明该方案不仅具有很好的数据压缩率,而且证明了该方案的有效性。

集成电路低功耗测试生成器的研究

分析了CMOS集成电路的功耗来源,介绍了CMOS集成电路的低功耗测试向量生成器的电路结构.为了减少被测电路内部节点的开关翻转活动率,提高相邻测试向量之间的相关性,研究了随机单输入跳变测试向量生成器和基于可配置二维线性反馈移位寄存器测试向量生成器的实现方案.给出了内建自测试环境下的电路测试结构图,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗,适合于CMOS集成电路的内建自测试.

一种基于扫描结构的混合模式BIST的低功耗设计

针对扫描结构混合模式BIST的特点,文章提出了一种利用双模式LFSR和新型折叠控制器相结合的方法来对基于扫描结构的混合模式BIST电路进行低功耗优化设计,从而达到降低待测电路功耗的目的。

低功耗测试矢量生成技术的研究

在集成电路内建自测试的过程中,电路的测试功耗通常显著高于正常模式产生的功耗,因此低功耗内建自测试技术已成为当前的一个研究热点。为了减少被测电路内部节点的开关翻转活动率,研究了一种随机单输入跳变(Random Single Input Change,RSIC)测试向量生成器的设计方案,利用VHDL语言描述了内建自测试结构中的测试向量生成模块,进行了计算机模拟仿真并用FPGA(EP1C6Q240C8)加以硬件实现。实验结果证实了这种内建自测试原理电路的正确性和有效性。