IS-95前向链路可变比特率卷积码编码器的VHDL实现

根据IS - 95前向链路标准 ,介绍了卷积码编码器的原理 ,给出了IS - 95前向链路可变比特率卷积码编码器的VHDL设计 ,在MAX +plusⅡ环境下进行了波形仿真 ,并下载到EPF10K10LC84-

CDMA手机卷积码编码器的设计与FPGA的实现

阐述了卷积编码的原理和CDMA手机卷积码编码器。在MAX+PLUS2软件平台上,给出了利用现场可编程门阵列器件设计的卷积码编码器电路,并进行了编译和波形仿真。综合后下载到可编程器件EPF10K10LC84-3中,测试结果表明,达到了预期的设计要求。

通信系统中卷积码编码器的VHDL实现

在通信领域,差错控制技术能有效地改善通信系统的传输性能。在介绍卷积码的基本原理基础上,利用VHDL(超高速集成电路硬件描述语言)实现了(2,1,N)卷积编码器的硬件设计。结果表明,该方法具有设计简单、快速、高效和实时性好等特点。

基于FPGA的CDMA基站卷积码编码器的设计

文章阐述了卷积编码的原理和CDMA基站卷积码编码器,在MAX+PLUS2的EDA软件平台上,给出了利用现场可编程门阵列器件设计的卷积码编码器电路,并进行了编译和波形仿真,综合后可下载到FPGA器件EPF10K10LC84-3中,测试结果表明达到了预期的设计要求。

卷积码编码原理的解释

现有的信息论与编码教材在介绍卷积码编码时通常是直接给出码的生成多项式或编码器的移位寄存器实现,没有将编码原理和卷积相联系。本文从离散时间系统引出卷积码编码器的移位寄存器实现,深入浅出地阐明了码生成多项式矩阵的由来及其重要性,同时采用计算离散时间序列卷积的方法求解编码输出序列,从而对卷积码编码的原理以及卷积二字的含义给予了更精准的解释和验证。

RS码和卷积码编译码方法的新进展(续)

三、Fermat数变换(FNT)及其在RS码快速译码中的应用(一)Fermat数变换我们知道数■是一个素数,称为Fermat数,全体整数模F_t得到的剩余娄形成一个域,记为GF(F_t)。

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。