同步动态随机存储器的发展研究

以SDRAM为基础采用DLL技术,并对时钟信号进行两次抓取资料,形成DDR技术。在时钟频率达到400MHZ以后,对内存内部技术和外部结构进行了一系列的改进发展,形成DDRⅡ,使内存与CUP的发展相适应。

MCU存储器双倍速率控制技术研究

由于传统技术缺少控制指令设置步骤,导致控制精准度较低,为了解决该问题,提出了基于拟合的存储双倍速率速率精确控制技术;根据速率计算公式,实行并行总线来获取双倍存储速率,采用分时加载方法对双倍存储速率数据进行拟合,方便控制指令的设置;分析MCU存储器控制性能,并对双倍存储速率控制设置指令,根据该控制指令分别对分时存储和空存储操作进行精确校正,实现MCU存储器双倍速率的有效控制;由实验结果表明,该技术控制精准度最高可达到98%,可以达到实际存储过程中对于双倍速率精准控制标准。

基于单存储器架构的PDP图像数据处理方法

为降低PDP的成本,提高PDP图像数据处理的效率,在分析了双存储器架构图像数据处理方法的基础上,提出了一种单存储器架构的图像数据处理的方法。该方法通过压缩行场同步时间,提高数据处理速度,通过随机读写仲裁,实现一行时间内图像数据的随机读写。32英寸PDP的验证结果表明,单存储器架构使存储空间利用率提高了13.2%,时间利用效率提高了22%,并使存储器数量减少一半。

用Cyclone FPGA实现双倍数据率输入/输出接口

Cyclone系列芯片是美国 Altera公司推出的低价格、高容量现场可编程门阵列器件 ( F PGA) ,本文概述了他的主要特点 ,给出了其在与外部存储器接口时用到的双倍数据率输入 /输出接口的设计方法和仿真结果 ,仿真结果表明 。

让数据传输更快的存储器

早前由意法和英特尔两大半导体公司将旗下的内存事业部门分割出来，合资成立的NOR闪存供货商恒忆（Numonyx）近日终于有了大动作。它推出了Velocity LPTMNV-RAM产品系列一一低功耗双倍数据传输速率（LPDDR）非挥发性存储器。这些装置在提供高动态随机存储器（DRAM）内容平台低成本解决方案的同时，

一种用于SAR成像的数据存储系统设计方法

针对合成孔径雷达(SAR)成像回波数据量巨大和存储器资源利用率偏低的问题,提出一种双倍数据速率动态随机存储器(DDR)的存储装置,并设计一种原位转置的存储方法。该方法首先比较雷达回波数据距离向和方位向的长度,通过预留出距离向和方位向中较长数据的单行或者单列所占用的存储空间来提高存储器读地址和写地址逻辑映射的灵活性,有效地实现了大数据量的片内转置操作,提高了双倍数据速率动态随机存储器(DDR)的资源利用率,并将分块子矩阵地址映射方法和跨页地址映射方法应用于原位转置中,有效地提高了SAR回波数据转置的访问效率。仿真实验结果表明,该数据存储系统在满足成像实时性的同时降低了一半的DDR存储器的用量,提高了DDR的资源利用率,降低了成本,目前已成功应用于多种模式的SAR成像处理中。

多倍带宽存储系统的设计思想及实现

提出了一种新的存储器结构——多倍带宽存储器结构(MBM)。该结构可利用现有存储器件在不增加时钟频率的情况下,提高存储器系统的容量和速度,同时降低成本。在详细分析了SDRAM和DDR存储器结构的基础上,提出了MBM的设计思想,并给出了其实现方法和实际波形。

基于V93000系统的高速QDR SRAM存储器测试方法

为满足当今的高速网络中高带宽、高密度存储器要求,四倍数据速率静态随机存取存储器(QDR SRAM)广泛应用于路由器、交换机、集成器、网络卡等互联网设备中。QDR SRAM在双倍数据速率存储器(DDR)的基础上,具有独立的数据输入端口和数据输出端口,在脉冲信号的上升沿和下降沿都可以处理数据资料,读写控制、读写地址分离,与DDR相比操作起来更简便。但同时QDR因其数据传输速率高、存储容量较大,使得如何对其性能进行精确评价成为存储器类器件测试的一个亟待解决的难题。文中以GSI公司的GS81302D37GE-300I型芯片为例,介绍了一种基于爱德万公司V93000测试系统进行高速QDR SRAM电路测试的方法,依托V93000测试系统的可编程阻抗匹配特性及存储器专用测试软件包等对其性能进行高效、准确地评价,以满足高速QDR SRAM各项指标的评估要求。

面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

ADSP-TS101高速全双工Link收发器FPGA设计

提出并实现了一种基于ADI Tiger SHARC101 Link协议的高速通信收发器TPGA设计方案,能同时在接口时钟的上升沿和下降沿收发数据,进而实现FPGA与DSP、以及FPGA片间的无缝连接.经ISE综合与布局布线验证,整个系统仅占用452个Slice,最高工作频率超过300 MHz,数据传输率可达4.8 Gb/s.

一种用于信息处理微系统DDR互连故障的自测试算法

为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。

一种基于DDR的PS与PL数据交互方法的设计与实现

针对片上系统芯片中处理系统和可编程逻辑之间数据交互量大的应用,提出了一种基于双倍速率同步动态随机存储器的PS与PL数据交互方法。PS与PL通过访问共同的DDR,按照自定义的协议进行数据交互。将DDR中用于数据交互的空间划分为指令空间和数据空间,PS和PL通过读写指令空间中的指令数据并按照协议分析其所传递的信息,以控制各自的读写进程。PL通过高速片内总线访问DDR,PS利用内存读写工具实现对DDR的读写。测试结果表明该交互方法具有速度快、占用逻辑资源少、使用方便等优点,数据交互速度可达88 MB/s,适用于PS和PL需要实时交互大量数据的应用场景,在基于三维激光雷达的车辆实时高精度定位系统中得到了成功应用。

用于空间遥感相机模拟源系统的DDR2 SDRAM高速存储电路设计

为了满足空间遥感相机电子学系统的功能验证需求,设计了一套由FPGA和DDR2 SDRAM等组成的空间遥感相机模拟源系统.针对DDR2 SDRAM在设计时的难度,从提高信号完整性出发,对DDR2 SDRAM的阻抗匹配形式和匹配电阻位置进行详细分析,并对PCB布局布线及FPGA管脚约束设计给出可行性设计方案.实验结果表明,按照提出的设计方法,DDR2 SDRAM不论采用单端或差分时钟工作,均可保证数据以320 Mbps/pin来传输,信号质量依然理想.

基于LVDS的高速数据交换引擎IP核设计

设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s).

视频图像采集及网络传输系统的设计

为满足特殊行业对高分辨率视频监控的需求,设计一种基于FPGA(Field Programmable Gate Array)的视频图像采集及网络传输系统。采用IIC(Intel-Integrated Circuit)协议,利用FPGA实现对图像传感器寄存器的配置,图像传感器输出分辨率为1 024×768、帧率为8 Hz、16位数字YCbCr的视频信号至FPGA,FPGA对接收的视频信号按照4 Hz的帧率进行采样存储。采用DDR SDRAM存储器作为帧缓存,接收的视频信号通过FPGA内部的以太网控制器模块打包成以太网数据帧格式,通过物理层芯片接口模块发送到外部物理层芯片,图像传感器采集的视频数据可通过以太网进行远距离传输。该系统设计采用VHDL(Very-High-Speed Integrat-ed Circuit Hardware Description Language)语言实现,并在Xilinx FPGA上验证。验证结果表明,该系统可有效传输高分辨率视频图像。

基于单片FPGA的可扩展DVI发送器

介绍了当前主流的DVI数字视频协议,特别分析了TMDS的链路结构、信号特性和编码算法。针对目前DVI设计中的不足,给出了一个符合DVI1.0规范的基于单片FPGA的可扩展视频发送器的实现方法,具备某些传统方案无法完成的特性。它充分利用FPGA领域的最新技术,给出了一种基于Xilinx SPARTAN-3A DDR I/O的输出并串转换技术实现方法,克服了FPGA的最高时钟频率限制,极大地提高了运算速度和减少了对系统硬件的需求。

一种避免页迁移的混合内存页管理策略

相变存储器(Phase-change Memory,PCM)具有非易失性、能耗低、密度大等诸多优点,将成为下一代主流存储器.然而,相变存储器的写操作速度慢以及写次数有限的特征限制其立马替代现有主流的双倍速率同步动态随机存储器(DDR系列).为了发挥两种存储介质各自的优势,目前主要采用混合内存的体系结构,该结构不仅包括新型的相变存储器同时还包括传统的动态随机存储器.针对混合内存结构,数据划分变得尤为重要,目前大多数划分算法采用页面迁移作为保障效率和损耗的手段.但是迁移需要消耗大量的处理器资源,同时导致大量不必要的写相变存储器的操作,降低混合内存系统的性能和寿命.为了减少迁移操作带来的效率损失,本文提出一种避免页迁移的混合内存页管理策略(PMP)提高混合内存系统的性能和寿命.该策略最大的优势在于提出了一种基于虚拟内存页的访存行为特征分析方法,能够高效准确的获取各页的访存行为,所以在系统运行过程中避免因页分配错误导致的页迁移操作.实验表明本文提出的避免页迁移的混合内存页管理策略(PMP)能够有效的提高混合内存系统的性能和寿命.

LPDDR2在LTE终端的PCB叠层结构设计

研究了长期演进(LTE)终端的印刷电路板(PCB)叠层设计过程及工程上常用的材料规格,并讨论了叠层结构对阻抗、信号回路的影响。分析了在设计带有低功耗双倍数据速率(LPDDR2)芯片的LTE终端电路板时如何根据阻抗的需要设计叠层结构,并结合实际工艺制作的情况,重点提出在设计叠层结构时应注意参数改变问题,分析了参数改变的原因及解决方法。

基于FPGA和DDR的高效率矩阵转置方法

用可编程门阵列(FPGA)作为主处理芯片实现雷达信号处理时,大阶数矩阵转置经常由于双倍速率同步动态随机存储器(DDR)的跳行访问速率而成为系统处理速率的瓶颈。文中分析了DDR的读写机制,对DDR读写时间的组成进行了定量分析,提出了一种提高矩阵转置效率的分块式矩阵转置方法。该方法采用矩阵分块技术,使矩阵转置时DDR的读写速率得以均衡,从而提高DDR读写的平均效率。文中提供了矩阵转置效率的实验室实测数据,验证了该方法的有效性。该方法已在工程实践中得到了成功的应用。