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一种新型高速低抖动低功耗双模预分频器及其在PLL频率综合器中的应用 被引量:7
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作者 徐勇 王志功 +1 位作者 李智群 熊明珍 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第1期176-179,共4页
提出了一种零中频两次变频 80 2 11a接收机频率合成方案 ,降低电路功耗的同时 ,提高了电路可靠性 .改进了双模预分频器的结构 ,提出了一种新型集成“或”逻辑的SCL结构D锁存器 .采用 0 18μm数模混合CMOS工艺投片测试表明 ,双模预分... 提出了一种零中频两次变频 80 2 11a接收机频率合成方案 ,降低电路功耗的同时 ,提高了电路可靠性 .改进了双模预分频器的结构 ,提出了一种新型集成“或”逻辑的SCL结构D锁存器 .采用 0 18μm数模混合CMOS工艺投片测试表明 ,双模预分频器在 1 8V电源下功耗仅 5 76mW(1 8V× 3 2mA) ,RMS抖动小于 1% . 展开更多
关键词 双模预分频 可编程分 低功耗 低抖动
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一种新的相位开关实现技术及其在射频双模预分频器中的应用
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作者 池保勇 石秉学 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2003年第1期85-89,共5页
提出了一种新的相位开关实现技术 .基于这种技术设计了一个 2 / 3分频器单元 ,该单元结构简单 ,工作频率高 ,功耗低 .为了验证该技术 ,采用 0 .2 5μm CMOS数字工艺实现了一个 12 8/ 12 9双模预分频器 .对该芯片的测试结果表明其能正确... 提出了一种新的相位开关实现技术 .基于这种技术设计了一个 2 / 3分频器单元 ,该单元结构简单 ,工作频率高 ,功耗低 .为了验证该技术 ,采用 0 .2 5μm CMOS数字工艺实现了一个 12 8/ 12 9双模预分频器 .对该芯片的测试结果表明其能正确工作于 GHz频率范围 .当工作频率为 2 .3GHz时 ,它消耗的电流仅为 13.5 m A(2 .5 V电源电压 ) ,芯片面积为 0 .4 7mm× 0 .4 7m m. 展开更多
关键词 相位开关 双模预分频 CMOS 锁相环型率合成器
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一种7-8双模预分频△∑Fractional-N频率综合器① 被引量:1
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作者 王文波 毛陆虹 +2 位作者 肖新东 谢生 张世林 《高技术通讯》 CAS CSCD 北大核心 2012年第12期1286-1291,共6页
设计了一种应用于超高频射频识别(UHFRFID)阅读器的A∑Fractional-N频率综合器。该频率综合器采用开关电容阵列结构实现了调谐范围为750—950MHz的压控振荡器,使用电流模式逻辑(CML)结构D触发器实现了7—8双模预分频,频率精度设计... 设计了一种应用于超高频射频识别(UHFRFID)阅读器的A∑Fractional-N频率综合器。该频率综合器采用开关电容阵列结构实现了调谐范围为750—950MHz的压控振荡器,使用电流模式逻辑(CML)结构D触发器实现了7—8双模预分频,频率精度设计为1.98kHz,电路基于UMC0.181xm2层多晶6层金属CMOS工艺实现,芯片面积为1700μm×1950μm。仿真结果表明系统建立时间小于1001xs。系统相位噪声的Matlab仿真结果为-115dBc/Hz@500kHz。测试结果显示电源电压1.8V时功耗15mA,总输出相位噪声为-111.45dBc/Hz@500kHz,测试的输出频率较好地符合预置输出频率。 展开更多
关键词 超高识别(UHF RFID)阅读器 率综合器 压控振荡器(VCO) 7—8 双模预分频 △∑调制器
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基于TSMC0.25μm工艺的5GHz31/32双模预分频器的设计
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作者 王津 虞小鹏 《现代机械》 2008年第5期27-29,共3页
双模预分频器是锁相环系统中的核心模块,一个基于TSMC 0.25μm CMOS工艺的5GHz 31/32双模预分频器被设计。该设计采用全差分注入锁定式除8分频器产生8相位输出,利用增强型移相技术实现31/32双模预分频。仿真测试结果显示频率锁定范围为4... 双模预分频器是锁相环系统中的核心模块,一个基于TSMC 0.25μm CMOS工艺的5GHz 31/32双模预分频器被设计。该设计采用全差分注入锁定式除8分频器产生8相位输出,利用增强型移相技术实现31/32双模预分频。仿真测试结果显示频率锁定范围为4.5 GHz^5.8 GHz,消耗电流为10 mA。 展开更多
关键词 双模预分频 注入锁定 增强型移相技术 CMOS
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用于射频接收机的三阶多级Σ-Δ调制小数分频频率合成器的实现 被引量:5
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作者 王皓磊 仲顺安 李国峰 《北京理工大学学报》 EI CAS CSCD 北大核心 2013年第3期307-310,317,共5页
基于TSMC 0.18μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器.设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低... 基于TSMC 0.18μm工艺实现了一款适用于射频收发机的全集成小数分频频率合成器.设计中采用了三阶MASH结构Σ-Δ调制器以消除小数杂散,为节省芯片面积使用了环形振荡器,同时在电路设计中充分考虑了各种非理想因素以提高频谱纯净度和降低芯片功耗.仿真结果表明,该频率合成器可以在900MHz~1.4GHz的频率范围内产生间隔为25kHz的输出信号.在1.2GHz输出时,偏离载波频率1MHz处的相位噪声可以达到-106dBc/Hz,锁定时间小于10μs. 展开更多
关键词 小数分 多级整形Σ-Δ调制器 环形振荡器 双模预分频
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应用于Bluetooth频率合成器的可编程分频器设计
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作者 程知群 周云芳 +2 位作者 周苏萍 朱雪芳 高俊君 《电子器件》 CAS 2009年第6期1019-1022,共4页
设计了一种应用于Bluetooth整数频率合成器的可编程分频器。电路设计采用SMIC0.18μmCMOS工艺和Cadence Spectre仿真器。整个分频电路由基于SCL(Source-Coupled Logic)结构实现的16/17双模预分频电路和基于标准数字逻辑单元实现的... 设计了一种应用于Bluetooth整数频率合成器的可编程分频器。电路设计采用SMIC0.18μmCMOS工艺和Cadence Spectre仿真器。整个分频电路由基于SCL(Source-Coupled Logic)结构实现的16/17双模预分频电路和基于标准数字逻辑单元实现的可编程计数器组成。频率合成器的信道间隔设为1MHz。通过对可编程计数器进行预置数,分频器覆盖整个ISM信号频段(2400-2478MHz)。 展开更多
关键词 蓝牙 16/17双模预分频 可编程计数器
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GHz波段跳频锁相环关键技术研究
7
作者 徐勇 王志功 +5 位作者 关宇 赵斐 阎小静 何敏 孙峥 聂典 《中国集成电路》 2006年第6期20-23,43,共5页
介绍了一种除低通滤波器片外单片集成锁相环(Phase-LockedLoop,PLL)频率综合器设计。整个设计对压控振荡器、双模预分频器(Dual-ModulusPrescaler,DMP)与电荷泵(ChargePump,CP)等锁相环关键模块分别作了优化与改进,提高了各项设计性能... 介绍了一种除低通滤波器片外单片集成锁相环(Phase-LockedLoop,PLL)频率综合器设计。整个设计对压控振荡器、双模预分频器(Dual-ModulusPrescaler,DMP)与电荷泵(ChargePump,CP)等锁相环关键模块分别作了优化与改进,提高了各项设计性能。压控振荡器(VoltageControlledOscillator,VCO)输出最高频率为1.25GHz时相位噪声为-118.43dBc/Hz@1MHz,VCO调谐范围为250MHz。双模预分频器实现了高精度低抖动低功耗设计,双模预分频器分频输出118.3MHz时,峰峰抖动小于20ps而功耗仅3.2mA。 展开更多
关键词 锁相环 压控振荡器 关键模块 率综合器 低通滤波器 率合成器 带通滤波器 双模预分频 双模
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一种高速14/16双模相位开关预分频器
8
作者 周叶 沈维伦 +1 位作者 黄煜梅 洪志良 《复旦学报(自然科学版)》 CAS CSCD 北大核心 2009年第4期493-498,共6页
分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC0.18μmCMOS工艺实现,总芯片面积470μm×42... 分析了无线通信领域频率综合器的关键模块高速预分频器(prescaler)的设计方法,并根据电路要求设计了一个适用于WLAN802.11a/b/g标准的14/16双模相位开关预分频器.该电路采用SMIC0.18μmCMOS工艺实现,总芯片面积470μm×420μm.测试结果表明在1.8V电源电压下它的正常分频范围高达1.46~6GHz.当输入频率为6GHz时,电路在14和16两种分频模式下相位噪声分别为-117.70dBc/Hz@10kHz和~118.36dBc/Hz@10kHz. 展开更多
关键词 双模相位开关预分 率综合器 锁相环 无线局域网
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A Novel CMOSDual-Modulus Prescaler Based on New Optimized Structure and Dynamic Circuit Technique 被引量:8
9
作者 池保勇 石秉学 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2002年第4期357-361,共5页
s:A divide- by- 12 8/ 12 9or6 4/ 6 5 dual- modulus prescaler based on new optimized structure and dynam ic circuit technique im plem ented in 0 .2 5 μm CMOS digital technology is described.New optimized structure re... s:A divide- by- 12 8/ 12 9or6 4/ 6 5 dual- modulus prescaler based on new optimized structure and dynam ic circuit technique im plem ented in 0 .2 5 μm CMOS digital technology is described.New optimized structure reduces the propagation delay and has higher operating speed.Based on this structure,an im proved D- flip- flop(DFF) using dynam ic circuit technique is proposed.A prototype is fabricated and the measured results show that this prescaler works well in gigahertz frequency range and consumes only35 m W(including three power- hungry output buffers) when the input frequency is2 .5 GHz and the power supply voltage is2 .5 V.Due to its excellent perform ance,the prescaler could be applied to many RF system s. 展开更多
关键词 dual- modulus prescaler D- flip- flop CMOS
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Design of Down Scalers in Mixed-Signal GHz Frequency Synthesizer 被引量:1
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作者 徐勇 王志功 +3 位作者 仇应华 李智群 胡庆生 闵锐 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第9期1711-1715,共5页
An optimized method is presented to design the down scalers in a GHz frequency synthesizer. The down scalers are comprised of dual modulus prescaler (DMP) and programmable & pulse swallow divider,different methods ... An optimized method is presented to design the down scalers in a GHz frequency synthesizer. The down scalers are comprised of dual modulus prescaler (DMP) and programmable & pulse swallow divider,different methods of high frequency analog circuit and digital logical synthesis are adopted respectively. Using a DMP high speed, lower jitter and lower power dissipation are obtained,and output frequency of 133.0MHz of the DMP working at divide-by-8 shows an RMS jitter less than 2ps. The flexibility and reusability of the progrs, mmable divider is high;its use could be extended to many complicated frequency synthesizers. By comparison,it is a better design on performance of high-frequency circuit and good design flexibility. 展开更多
关键词 PLL frequency synthesizer dual-modulus prescaler PROGRAMMABLE pulse swallow divider
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Key technologies of frequency-hopping frequency synthesizer for Bluetooth RF front-end
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作者 徐勇 王志功 +3 位作者 李智群 章丽 闵锐 徐光辉 《Journal of Southeast University(English Edition)》 EI CAS 2005年第3期260-262,共3页
A scheme of a frequency-hopping frequency-synthesizer applied to a Bluetooth ratio frequency (RF) front-end is presented,and design of a voltage controlled oscillator (VCO) and dual-modulus prescaler are focused o... A scheme of a frequency-hopping frequency-synthesizer applied to a Bluetooth ratio frequency (RF) front-end is presented,and design of a voltage controlled oscillator (VCO) and dual-modulus prescaler are focused on.It is fabricated in a 0.18 μm mixed-signal CMOS (complementary metal-oxide-semiconductor transistor) process.The power dissipation of VCO is low and a stable performance is gained.The measured phase noise of VCO at 2.4 GHz is less than -114.32 dBc/Hz.The structure of the DMP is optimized and a novel D-latch integrated with "OR" logic gate is used.The measured results show that the chip can work well under a 1.8 V power supply.The power dissipation of the core part in a dual modulus prescaler is only 5.76 mW.An RMS jitter of 2 ps is measured on the output signal at 118.3 MHz.It is less than 0.02% of the clock period. 展开更多
关键词 BLUETOOTH frequency hopping frequency synthesizer voltage controlled oscillator (VCO) dualmodulus prescaler programmable divider
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Low power consumption high speed CMOS dual-modulus 15/16 prescaler for optical and wireless communications
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作者 刘慧敏 张小兴 +1 位作者 戴宇杰 吕英杰 《Optoelectronics Letters》 EI 2011年第5期341-345,共5页
Frequency synthesizer is an important part of optical and wireless communication system. Low power comsumption prescaler is one of the most critical unit of frequency synthesizer. For the frequency divider, it must be... Frequency synthesizer is an important part of optical and wireless communication system. Low power comsumption prescaler is one of the most critical unit of frequency synthesizer. For the frequency divider, it must be programmable for channel selection in multi-channel communication systems. A dual-modulus prescaler (DMP) is needed to provide variable division ratios. DMP is considered as a critical power dissipative block since it always operates at full speed. This paper introduces a high speed and low power complementary metal oxide semiconductor (CMOS) 15/16 DMP based on true single-phase-clock (TSPC) and transmission gates (TGs) cell. A conventional TSPC is optimized in terms of devices size, and it is resimulated. The TSPC is used in the synchronous and asynchronous counter. TGs are used in the control logic. The DMP circuit is implemented in 0.18 μm CMOS process. The simulation results are provided. The results show wide operating frequency range from 7.143 MHz to 4.76 GHz and it comsumes 3.625 mW under 1.8 V power supply voltage at 4.76 GHz. 展开更多
关键词 CMOS integrated circuits Communication systems Frequency synthesizers Global system for mobile communications Metallic compounds MOS devices Wireless telecommunication systems
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