期刊文献+
共找到5篇文章
< 1 >
每页显示 20 50 100
一种CMOS双沿触发器的设计 被引量:2
1
作者 郭中和 杨银堂 姬慧莲 《半导体技术》 CAS CSCD 北大核心 2003年第4期65-67,75,共4页
基于CMOS传输门,分析了单、双沿触发器的逻辑结构,分析了一种晶体管数较少的CMOS双沿触发器,并用PSPICE程序进行了模拟,结果表明这种双沿触发器具有完整的逻辑功能,且具有结构简单、延迟时间短和数据处理能力高的优点,另外,与传统的单... 基于CMOS传输门,分析了单、双沿触发器的逻辑结构,分析了一种晶体管数较少的CMOS双沿触发器,并用PSPICE程序进行了模拟,结果表明这种双沿触发器具有完整的逻辑功能,且具有结构简单、延迟时间短和数据处理能力高的优点,另外,与传统的单沿触发器相比,其功耗大约减少了61%。 展开更多
关键词 数据选择器 传输门 CMOS 双沿触发
下载PDF
一种时间-数字转换NIM插件的研制 被引量:4
2
作者 林延畅 王小斌 +3 位作者 陈少敏 高原宁 姜春华 钱文斌 《核电子学与探测技术》 CAS CSCD 北大核心 2008年第1期68-71,共4页
介绍一种实现时间-数字转换(TDC)功能的单插宽NIM插件的研制。该TDC插件主要包括基于CPLD的13Bit双沿触发计数器与相关逻辑控制电路,基于高速比较器的NIM-TTL电平转换电路,基于ARM微处理器的读数与通讯控制电路,以及电源变换电路... 介绍一种实现时间-数字转换(TDC)功能的单插宽NIM插件的研制。该TDC插件主要包括基于CPLD的13Bit双沿触发计数器与相关逻辑控制电路,基于高速比较器的NIM-TTL电平转换电路,基于ARM微处理器的读数与通讯控制电路,以及电源变换电路等单元电路。它有两组输入端口,分别用于接收来自两个输入端或同一输入端上顺次到达的Start和Stop信号。采用50MHz基准时钟时,该插件的有效时间间隔测量范围为0-81.91bts,最小分辨率为10ns。初步参数测试结果,以及在“子寿命测量实验中的应用效果均表明,该TDC插件具有线性度好、电路简洁、可靠性高、功耗低,成本低,而且易于升级等特点。 展开更多
关键词 核仪器插件(NIM) 时间擞字转换(TDC) 双沿触发计数器 复杂可编程逻辑器件(CPLD) 高级精简指令集微处理器(ARM)
下载PDF
一种单稳态倍频电路的实现 被引量:1
3
作者 施凯青 夏晓娟 孙伟锋 《电子器件》 CAS 2008年第2期612-614,共3页
主要研究了一种新型CMOS倍频电路,该电路基于单稳态的原理,采用双沿触发,经过Spectre仿真验证具有完整的功能,并在CSMC0.5μm工艺下得到实现。仿真结果表明这种单稳态倍频器可以将25MHz时钟倍频为50MHz,并且具有结构简单,数据处理快的特... 主要研究了一种新型CMOS倍频电路,该电路基于单稳态的原理,采用双沿触发,经过Spectre仿真验证具有完整的功能,并在CSMC0.5μm工艺下得到实现。仿真结果表明这种单稳态倍频器可以将25MHz时钟倍频为50MHz,并且具有结构简单,数据处理快的特点,目前被应用于一款场致发射显示驱动芯片中,用于提高数据的传输速率。由于工作频率减半,所以与单沿触发的单稳态电路系统比较,系统功耗降低。 展开更多
关键词 CMOS 单稳态 倍频 双沿触发
下载PDF
低功耗格雷码计数器ASIC设计
4
作者 李镇 《工业控制计算机》 2015年第8期17-19,22,共4页
针对工业用旋转编码器圈数计量需求,设计了一种低功耗、高可靠性的格雷码计数器芯片。采用多级休眠唤醒模式配合时钟门控,保证平均工作功耗小于30μA,电池供电续航5-10年。针对RC时钟频率漂移,格雷码信号不稳定等问题,引入了时钟校准和... 针对工业用旋转编码器圈数计量需求,设计了一种低功耗、高可靠性的格雷码计数器芯片。采用多级休眠唤醒模式配合时钟门控,保证平均工作功耗小于30μA,电池供电续航5-10年。针对RC时钟频率漂移,格雷码信号不稳定等问题,引入了时钟校准和码距滤波方式加以解决,增强了系统的可靠性。采用双时钟沿触发寄存器取代标准D触发器的设计,保证了0.25μm 2.5V工艺电路,在1.8V供电条件下也可正常工作。 展开更多
关键词 格雷码 休眠唤醒 双沿触发 时钟门控 校准 码距滤波
下载PDF
Low power and high speed explicit-pulsed double-edge triggered level converting flip-flop
5
作者 戴燕云 Shen Jizhong 《High Technology Letters》 EI CAS 2010年第2期204-209,共6页
Variable supply voltage-clustered voltage scaling (VS-CVS) scheme can be very effective in reducing power consumption of CMOS circuits without degrading system performance. Level converting flip-flops (LCFFs) are ... Variable supply voltage-clustered voltage scaling (VS-CVS) scheme can be very effective in reducing power consumption of CMOS circuits without degrading system performance. Level converting flip-flops (LCFFs) are key elements in the CVS scheme. In this paper, a new explicit-pulsed double-edge triggered level converting flip-flop (nEP-DET-LCFF) is proposed, which employs double-edge triggering technique, dynamic structure, explicit pulse generator, conditional discharge technique and proper arrangement of stacked nMOS transistors to efficiently perform latching and level converting functions simultaneously. The proposed nEP-DET-LCFF combines merits of both conventional explicit-LCFFs and implicit-LCFFs. Simulation shows the proposed nEP-DET-LCFF has improvement of 19.2% -46% in delay, and 19.4% - 52.9% in power-delay product (PDP) as compared with the published LCFFs. 展开更多
关键词 level converter FLIP-FLOP low power variable supply voltage
下载PDF
上一页 1 下一页 到第
使用帮助 返回顶部