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基于FPGA的实时双精度浮点矩阵乘法器设计
被引量:
21
1
作者
田翔
周凡
+2 位作者
陈耀武
刘莉
陈耀
《浙江大学学报(工学版)》
EI
CAS
CSCD
北大核心
2008年第9期1611-1615,共5页
设计了一个并行结构双精度浮点矩阵乘法器以提高矩阵乘法的计算性能,并在Xilinx Virtex-4 SX55现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中的处理单元采用阵列结构,在单个FPGA芯片中可集成25个处理单元,峰值计算性能达到3000 MF...
设计了一个并行结构双精度浮点矩阵乘法器以提高矩阵乘法的计算性能,并在Xilinx Virtex-4 SX55现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中的处理单元采用阵列结构,在单个FPGA芯片中可集成25个处理单元,峰值计算性能达到3000 MFLOPS.针对工程实际中大量存在的包含稀疏矩阵的乘法问题,增加了预处理模块以避免零元素块参与计算,从而缩短了计算时间.通过对不同维数的稠密矩阵乘法以及稀疏矩阵乘法实验结果的分析,证实了本设计达到了较高的计算性能.
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关键词
矩阵
乘法
现场可编程门阵列
双精度浮点矩阵
并行结构
稀疏
矩阵
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职称材料
题名
基于FPGA的实时双精度浮点矩阵乘法器设计
被引量:
21
1
作者
田翔
周凡
陈耀武
刘莉
陈耀
机构
浙江大学数字技术及仪器研究所
通用电气中国研发中心
出处
《浙江大学学报(工学版)》
EI
CAS
CSCD
北大核心
2008年第9期1611-1615,共5页
基金
美国通用电气公司中国研发中心资助项目
文摘
设计了一个并行结构双精度浮点矩阵乘法器以提高矩阵乘法的计算性能,并在Xilinx Virtex-4 SX55现场可编程门阵列(FPGA)上完成了方案的实现.乘法器中的处理单元采用阵列结构,在单个FPGA芯片中可集成25个处理单元,峰值计算性能达到3000 MFLOPS.针对工程实际中大量存在的包含稀疏矩阵的乘法问题,增加了预处理模块以避免零元素块参与计算,从而缩短了计算时间.通过对不同维数的稠密矩阵乘法以及稀疏矩阵乘法实验结果的分析,证实了本设计达到了较高的计算性能.
关键词
矩阵
乘法
现场可编程门阵列
双精度浮点矩阵
并行结构
稀疏
矩阵
Keywords
matrix multiplication
field programmable gate array (FPGA)
double-precision floating-point matrix
parallel architecture
sparse matrix
分类号
TP332.2 [自动化与计算机技术—计算机系统结构]
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职称材料
题名
作者
出处
发文年
被引量
操作
1
基于FPGA的实时双精度浮点矩阵乘法器设计
田翔
周凡
陈耀武
刘莉
陈耀
《浙江大学学报(工学版)》
EI
CAS
CSCD
北大核心
2008
21
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