基于双边沿触发计数器的低功耗全数字锁相环的设计

提出了一种低功耗、快速锁定全数字锁相环的设计方法。该文从消除因时钟信号冗余跳变而产生的无效功耗的要求出发,阐述了双边沿触发计数器的设计思想,提出了用双边沿触发计数器替代传统数字序列滤波器中的单边沿触发计数器的锁相环设计方案,以从降低时钟工作频率、减小工作电压和抑制冗余电路的开关活动性等方面降低系统的功耗;同时在环路中采用自动变模控制技术,以加快环路的锁定速度,减少相位抖动。最后采用EDA技术进行了该全数字锁相环的设计与实现,理论分析和实验结果表明其低功耗性、快速锁定性均有明显改善。

基于VHDL的一种低功耗新型全数字锁相环设计

为了改善数字通信系统的同步性能,对全数字锁相环电路进行了研究。用VHDL语言设计了一种新型的超前—滞后型数字鉴相器,并构建了包含该鉴相器的全数字锁相环(DPLL),用来实现基带信号处理中的码跟踪功能。设计了双边沿触发计数器,并利用电路的冗余特性,降低了系统的功耗。提供了锁相环的仿真结果,并在Altera公司的EP2C20系列FPGA上进行了验证。分析锁相环的性能,结果表明,该锁相环完全能够满足跟踪环路的要求。