为满足HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求,提出了一种面向HEVC的高效率分像素插值滤波VLSI(Very Large Scale Integration)架构设计。在HEVC标准分像素插值算法的基础上,构造高并行度和流水...为满足HEVC(High Efficiency Video Coding)标准解码器中数据高吞吐率和高访存量的要求,提出了一种面向HEVC的高效率分像素插值滤波VLSI(Very Large Scale Integration)架构设计。在HEVC标准分像素插值算法的基础上,构造高并行度和流水线的插值滤波VLSI架构;利用滤波器系数反转对称性,设计可复用8阶滤波器结构,以减少滤波器硬件面积;在传统的单输入通道插值器的基础上,设计两路并行的8输入插值器,以提高数据吞吐量。实验结果表明,该设计能在频率为34.2 MHz下完成1 920×1 080@30帧/s视频解码需求,同时,能够满足3 840×2 160@60帧/s视频的实时传输。展开更多